Głównym tematem tej rozprawy jest projekt nowego systemu odczytu dla detektora UT, będącego jednym z detektorów śladów w zmodernizowanym eksperymencie LHCb. Projektowany system elektroniki odczytu, nazywany dalej SALT (ang. Silicon ASIC for LHCb Tracking), budowany jest w postaci dedykowanego układu scalonego ASIC. Jest to wielokanałowy układ scalony do zastosowań w dziedzinie fizyki cząstek, zawierający kompletny tor odczytowy (front-end, ADC, DSP oraz serializacja danych). Autor jest przede wszystkim odpowiedzialny za projekt i pomiary układów PLL i DLL, wchodzących w skład układu SALT. Wielofazowy układ PLL dla modułów serializatora i deserializatora w systemie odczytu SALT zapewnia powielanie częstotliwości przebiegu zegarowego oraz jego przesuwanie w fazie, z kolei dedykowany układ DLL pozwala na dopasowanie fazy przebiegu zegarowego i próbkowanie sygnału w odpowiedniej fazie (za pomocą ADC). Równoległym celem niniejszej rozprawy jest zaprojektowanie w przyszłości, dużo szybszego niż w projekcie SALT i o bardzo niskim poborze mocy, układu do serializacji i transmisji danych, zdolnego do pracy z częstotliwościami znacznie większymi od 1 GHz. W tym celu autor zaprojektował układ PLL ogólnego przeznaczenia i przeprowadził prace badawczo-rozwojowe pod kątem jego zastosowania w bardzo szybkich serializatorach danych.
The main objective of this dissertation is to design a new readout system, called Silicon ASIC for LHCb Tracking (SALT), for the UT detector of the LHCb experiment. The SALT is a low-power, multi-channel ASIC with architecture comprising a front-end electronics and an ADC in each channel, followed by a DSP, and subsequently by a fast data serialization and transmission. The author has been actively, and from the very beginning, participating in creating the SALT concept, and subsequently in elaboration of various ideas into a realistic readout ASIC architecture, but the main author's responsibility is focused on clock generation, its phase alignment, and fast data serialization circuitry. These functionalities depend on two crucial blocks, namely on the PLL and DLL circuits, which were designed by the author. The multi-phase PLL is used in the SALT serializer and deserializer circuits, providing clock multiplication and phase shifting. A dedicated DLL circuit is used to align the ADC sampling phase with the experimental clock. The parallel objective of this dissertation is to design, in the nearby future, a very fast data serializer and transmitter, able to work at frequency much higher than 1 GHz. For this aim author designed also a general purpose PLL which will be the main block of such high frequency future serializer.
