Analiza końcow a w yników eksperym entów

A u to r pracy daleki je s t od tw ierdzenia, że zaproponow ane strategie syntezy n ad ają się bezpośrednio do w ykorzystania w system ach kom ercyjnych. Jednoznacznie w sk azu ją je d n a k , gdzie należy poszukiw ać znaczącej popraw y efektyw ności pro cesu syntezy.

P atrząc na optym alizację pow ierzchni, znacznej popraw y m ożna oczekiw ać w platając w proces syntezy elem enty dekom pozycji, dopasow ane do zasobów logicznych struktur m atrycow ych. N iestety proces syntezy w ykorzystujący strategie bazujące na dekom pozycji (np. W D K -W LB) je s t bardzo złożony i czasochłonny. N ależałoby p o szu k iw ać szy b szy ch alg o ry tm ó w dekom pozycji w y k o rzy stu jący ch np. d iagram y BBD .

Jeżeli głów nym celem optym alizacji je s t szybkość układu, to należy zastosow ać m etody syntezy w ykorzystujące, pow szechnie w ystępujące w strukturach m atrycow ych, trójstanow e bufory w yjściow e. Tym bardziej, że opracow ane m etody syntezy (np.

B _JPW ) są stosunkow o proste.

Podsum ow ując wyniki eksperym entów należy podkreślić, że:

1. N ieznane są dokładne algorytm y syntezy zaim plem entowane w kom ercyjnych narzędziach w spom agających projektowanie, przeznaczone dla struktur programowalnych (np. M A X +PLU S, Synplify itp.

2. W w ielu przypadkach, przede wszystkim dla rozbudowanych struktur CPLD (MAX7000, M A CH, FLASH 370), zaprezentowane porównanie jest tylko orientacyjne.

3. Trudno dokładnie porównać czasy syntezy. W większości przypadków systemy kom ercyjne działają szybciej.

Ad 1

W iększość kom ercyjnych algorytm ów syntezy chroniona je st szeregiem patentów.

Opisy zawarte w dokum entacji są bardzo lakoniczne, a próby dotarcia do dokładnych inform acji zaw sze kończyły się fiaskiem. W tej sytuacji jed y n ą drogą, która pozw oliła na głębsze poznanie metod syntezy zaim plem entowanych w firm owych narzędziach program ow ych, była analiza uzyskiw anych wyników. A naliza ta pozwala przypuszczać, że w większości przypadków dom inującą rolę w syntezie prowadzonej dla struktur CPLD typu PAL odgryw a proces dwupoziomowej minimalizacji. Dom inująca rola minimalizacji, wykonywanej w oderw aniu od zasobów docelowej struktury, często uniem ożliwia znalezienie efektyw nych rozw iązań (np. rd84 - patrz tab. 5.2, 5.4, 5.10).

N ależy przypuszczać, że efektywność zaproponowanych strategii syntezy wynika przede w szystkim z zastosowania elementów syntezy, dopasowujących projektow any układ do specyficznych cech wykorzystywanej struktury programowalnej.

Ad 2

Uniwersalność zaproponowanych elementów syntezy wynika ze sposobu scharakteryzow ania struktur CPLD poprzez blok logiczny typu PAL. Pozw ala to na uniezależnienie procesu syntezy od konkretnej rodziny układów, a równocześnie dopasowanie go do właściwości struktury programowalnej. Rozbudowane układy CPLD m ają szereg dodatkow ych elementów, które przede w szystkim um ożliw iają nierównomierny rozdział iloczynów do poszczególnych sum lub realizację różnego typu „szybkich” sprzężeń zwrotnych. W tej sytuacji należałoby rozszerzyć proponowane strategie syntezy wplatając w nie dodatkowe informacje, związane z różnorodnymi konfiguracjami bloków logicznych.

Opis takich m ożliw ości zawarty je st m iędzy innymi w pracach [Kani00d,Kani01c].

Opracowanie kom pletnych, autom atycznych narzędzi do syntezy dla różnych rodzin układów CPLD, choć m ożliwe, nie było celem autora.

W tej sytuacji zaprezentowane porównania, wspierane często różnym i uproszczeniami i interakcyjnym i decyzjami, w skazują przede wszystkim na drzemiące w zaproponowanym podejściu m ożliw ości znacznej poprawy kom ercyjnych metod syntezy. Szczególnie kłopotliwe je st porównanie właściwości dynamicznych, ponieważ szereg elem entów (np.

ekspandery, program ow alne rozdzielacze itp.) zostało wprowadzonych do struktury program owalnej w celu zwiększenia „szybkości” pracy, realizowanego w strukturze program owalnej układu. W tej sytuacji tym bardziej cenne są wyniki, w których mimo niew ykorzystyw ania ekspanderów udało się uzyskać lepsze rozwiązania pod względem dynam icznym (tab. 5.6), n a dodatek w nieznacznie dłuższym czasie.

Ad 3

Najbardziej kłopotliwe je st porównanie czasów syntezy. Przedstawione algorytmy syntezy były im plementowane w ciągu wielu lat w jednym z języków Pascal lub C. W pierwszej części pracy porównano opracowane metody syntezy z odpow iednią im plem entacją (Pascal, C) m etody klasycznej. Identyczny zestaw danych wejściowych (opis w formacie

*.pla), danych wyjściowych (raport syntezy) oraz język implementacji algorytmu (Pascal lub C) pozw olił na dokładne porównania zaproponowanych m etod z m etodą klasyczną. N ie ulega wątpliwości, że najbardziej czasochłonne są metody bazujące na dekompozycji.

Porównanie złożonych strategii syntezy, przede wszystkim dla rozbudowanych układów CPLD (MAX5000, M AX7000, MACH, FLASH), jest niezwykle kłopotliwe, ponieważ:

• wyniki eksperym entów dla złożonych struktur CPLD uzyskano stosując metody interakcyjne;

• w ystępowały znaczne różnice w zbiorach danych wejściowych i wyjściowych;

W przypadku narządzi firm ow ych dane wejściowe stanowił opis układów testowych w p ostaci różnorodnych konstrukcji językow ych (AHDL, VHDL) w odróżnieniu od zaproponowanych metod, w których dane zawsze były w postaci p liku w form acie

*.pla. Większe różnice występowały dla danych wyjściowych. System y firm ow e tworzyły opis połączeń w postaci różnorodnych plików. Zaproponowane metody tworzyły raport syntezy (liczba bloków, liczba iloczynów, liczba warstw) i opis uzyskiwanej struktury, najczęściej w języku VHDL. W wielu sytuacjach zrealizowanie syntezy do końca je s t niemożliwe ze wzglądu na brak informacji o sposobie opisu połączeń.

• wykorzystano gotowy moduł do minimalizacji (Espresso).

6. P O D S U M O W A N IE

Rozwój technologiczny um ożliw ił wytwarzanie układów cyfrowych, które m ogą być dostosow yw ane do indywidualnych potrzeb użytkow nika (ASIC). Okazało się, że ta forma im plem entacji układów cyfrowych w ym aga stosowania now ych metod syntezy. Etap syntezy logicznej w w ielu przypadkach w yw iera decydujący w pływ na ostateczną realizację układów.

D ynam iczny rozwój syntezy logicznej trwa do chwili obecnej. M imo swego burzliwego charakteru ciągle pozostają nierozwiązane problem y a dodatkowo w ostatnim czasie p ojaw iają się nowe w yzwania, związane na przykład z reprogram ow alnością układów.

N iniejsza praca pośw ięcona je st syntezie logicznej, przeznaczonej dla jednej z grup układów PLD (podgrupa układów ASIC, w której dostosowywanie do potrzeb użytkownika odbyw a się poprzez program owanie). M ożliwości układów PLD są niezwykle atrakcyjne w Polsce. O graniczenia technologiczne uniem ożliw iają swobodne korzystanie z innych grup układów scalonych produkow anych na zam ówienie (ASIC). W tej sytuacji struktury program ow alne (CPLD, FPGA) um ożliw iają projektowanie i wykonywanie złożonych układów cyfrow ych bez w ykorzystyw ania niedostępnych w Polsce linii technologicznych.

Przedm iotem zainteresowania są struktury CPLD, których jądro stanowi struktura typu PAL, wyposażone w program ow alną m atrycę AND i stałe połączenia w m atrycy OR.

Podstaw ow ym elem entem tego typu układów je st tzw. blok logiczny typu PAL, składający się z kilku iloczynów dołączonych do kom órki wyjściowej. Blok logiczny typu PAL zawiera często dodatkow e elem enty charakterystyczne dla wąskiej grupy układów jednego z producentów. N ależą do nich m iędzy innymi wyjściowe bufory trój stanowe, bram ki XOR, program ow alne rozdzielacze, różnego typu ekspandery itp. Kluczowym problem em syntezy przeznaczonej dla tego typu struktur je st efektywne wykorzystanie zaw artych w nich iloczynów.

K lasyczna synteza logiczna oparta je st na dwupoziomowej minimalizacji poszczególnych funkcji, po której występuje etap dopasowania technologicznego funkcji do w ykorzystyw anej struktury. Strategie syntezy zaim plem entowane w firmowych narzędziach w spom agających projektowanie dla tego typu układów, obwarowane szeregiem patentów, przeznaczone są najczęściej dla wąskiej grupy układów konkretnego producenta. M imo tych istotnych uproszczeń często nie prow adzą do efektywnych rozwiązań.

Strategie syntezy zaim plem entow ane w kom pilatorach języków opisu sprzętu (VHDL, V erilog) w ykorzystują różne techniki odw zorow ujące sieć logiczną na postać m ożliw ą do realizacji w zadanej strukturze program ow alnej. M etody te bazują na w ielopoziom ow ej reprezentacji funkcji, a proces syntezy sprow adza się do dopasow ania topologicznego drzew a w ielopoziom ow ej reprezentacji funkcji do w zorców znajdujących się w bibliotece technologicznej. M etody te, oprócz niew ątpliw ych zalet, do których należy przede w szystkim łatw e przenoszenie projektów pom iędzy różnym i technologiam i, w prow adzają często duże zaburzenia, prow adzące ostatecznie do nieefektyw nego w ykorzystyw ania iloczynów.

Pojaw ia się zatem oczyw isty wniosek, iż celowe je st stosowanie takich m etod syntezy, które um ożliw iają implem entację sieci logicznej w postaci elementów dostępnych w danej

grupie układów programowalnych, wprowadzając charakterystyczne cechy wybranych układów w początkowe etapy syntezy. Tylko takie podejście zapewnia efektywne wykorzystanie zasobów struktur programowalnych. Badania w tym kierunku prowadzone są w różnych ośrodkach na całym świecie. W ystarczy wspomnieć o poszukiwaniu od w ielu lat efektywnej strategii dekompozycji funkcji, przeznaczonej dla struktur FPGA typu tablicowego.

M etody syntezy będące przedm iotem niniejszej pracy w ykorzystują specyficzne właściwości struktur matrycowych, zawarte w zaproponowanej strukturze bloku logicznego typu PAL. Zaproponowanie podziału całego układu matrycowego na bloki logiczne typu PAL um ożliw ia opracowanie ogólnych metod syntezy dla powszechnie występujących zasobów struktury matrycowej. Podejście to nie ogranicza jednak końcowej optymalizacji, uwzględniającej specyficzne właściwości konkretnego układu. Projektowany układ cyfrowy najczęściej optymalizowany je st pod kątem wykorzystania zasobów struktur program owalnych (minimalizacja powierzchni; liczby wykorzystywanych bloków logicznych typu PAL) lub czasu propagacji sygnałów (minimalizacja liczby warstw logicznych).

Zaproponowane metody syntezy logicznej obejm ują te dwa obszary optymalizacyjne.

M inim alizację liczby wykorzystywanych bloków logicznych uzyskuje się za pom ocą wyszukiw ania wspólnych grup wielowyjściowych im plikantów (rozdział 2). Implikanty te m ogą być realizowane we wspólnych dla kilku funkcji blokach logicznych. Zaproponowane m etody stanow ią pew ną odmianę klasycznej syntezy wielopoziomowej, w której wykorzystano minim alizację dw upoziom ow ą oraz zasady podziału im plikantów dostosowane do struktury programowalnej.

Praw ie we w szystkich układach m atrycowych w ystępują w yjściow e bufory trój stanowe, które w plecione w etap syntezy m ogą w ydatnie w płynąć na m inim alizację w arstw logicznych uzyskiw anych rozw iązań (rozdział 3). Istota syntezy sprow adza się do odpow iedniego w yboru zm iennych (w ektorów wejściow ych) sterujących trójstanow ym i buforam i wyjściow ym i, um ożliw iając łączenie wyjść trój stanowych bloków logicznych typu PAL. W w iększości przypadków uzyskuje się tą m etodą syntezy struktury jednow arstw ow e.

N iezwykle cenny element syntezy, wpływający przede wszystkim na znaczną m inim alizację liczby bloków logicznych, stanowi dekompozycja. Takie nietypowe zastosowanie teorii klasycznej dekompozycji jest przedmiotem rozważań zawartych w rozdziale 4. Opracowana metoda dekompozycji wierszowej funkcji jedno wyjściowej pozwala na dopasowanie uzyskiwanych w efekcie dekompozycji podukładów do struktury bloku logicznego zawartego w układzie program owalnym (rozdział 4.5).

D ośw iadczenia praktyczne zdobyte podczas projektow ania układów cyfrow ych w strukturach program ow alnych z użyciem różnorodnych narzędzi program ow ych (Synopsys, W arp, Synplify, ABEL, CUPL, SNAP, M AX+PLUS, Foundation itp.) stanowiły podstawę naukow ego w arsztatu i jednoznacznie wskazały na celowość opracow ania przedstaw ionych now atorskich m etod syntezy. N iebagatelne były rów nież dośw iadczenia zdobyte podczas tw orzenia system u DECOM P, przeznaczonego dla układów FPGA typu tablicowego.

Przedstawione w pracy metody syntezy zostały zaimplementowane w postaci prototypow ych program ów komputerowych, stwarzających możliwość natychmiastowego weryfikowania, m odyfikowania i udoskonalania poszczególnych etapów syntezy.

Przeprowadzone eksperymenty [Bench] w skazują jednoznacznie na możliwość poprawy efektywności komercyjnych metod syntezy zarówno pod względem powierzchni, ja k i szybkości. Autor pracy daleki jest jednak od stwierdzenia, że wszystkie przedstawione algorytmy nadają się do bezpośredniego zastosowania w systemach komercyjnych. Jednakże

zdaniem autora istnieją elementy, m iędzy innymi opracowane „szybkie” algorytm y syntezy, wykorzystujące trój stanowe bufory wyjściowe, które można natychm iast włączyć do kom ercyjnych system ów syntezy. W praktyce inżynierskiej pozw oliły one wielokrotnie zrealizować projektow any „szybki” układ w dostępnej, zwykle niewielkiej strukturze program owalnej.

Zdaniem autora do najw ażniejszych osiągnięć pracy należy zaliczyć:

• opracow anie podstaw teoretycznych i wynikających z nich algorytm ów syntezy, pozw alających na wyszukiw anie odpowiednich grup wielo wyjściowych implikantów,

• opracow anie m etod syntezy um ożliw iających wykorzystanie pow szechnie występujących w strukturach typu PAL trój stanowych buforów wyjściowych,

• opracow anie m etody m inim alizacji z rozłączaniem implikantów,

• opracowanie m etody jednow arstw ow ej realizacji funkcji w strukturach typu PAL,

• rozszerzenie teorii dekom pozycji funkcjonalnej (dekom pozycja kolumnowa, dekom pozycja wierszowa),

• opracow anie poszczególnych elementów dekompozycji kolumnowej pod kątem efektywnego w ykorzystania zasobów logicznych struktur typu PAL,

• w prow adzenie i w ykorzystanie w procesie syntezy kodowania równom iernego,

• opracow anie podstaw teoretycznych dekom pozycji wierszowej,

• opracowanie strategii syntezy przeznaczonych dla różnorodnych układów programowalnych typu PAL,

• przedstaw ienie sposobu specyfikacji w języku VHDL umożliwiającego dalszą efektywną syntezę w kom ercyjnych narzędziach wspom agających projektowanie,

• opracowanie prototypowego oprogramowania implementującego przedstawione algorytmy syntezy, umożliwiającego współpracę z systemami komercyjnymi.

W ieloletnie zainteresow ania autora problem am i syntezy logicznej wskazują, że zawsze przy rozw iązyw aniu jednego problem u syntezy równocześnie pojaw ia się szereg innych, równie interesujących zagadnień. Przedstawione w niniejszej pracy problem y m ogą stanowić podstaw ę dalszych prac, wśród których zdaniem autora do najciekawszych m ożna zaliczyć:

• uszczegółow ienie przedstaw ionych m etod syntezy dla różnych rodzin układów CPLD,

• w ykorzystanie w procesie dekompozycji diagram ów BBD,

• zastosow anie w procesie syntezy elem entów minim alizacji symbolicznej.

A utor m a rów nież nadzieję, że niektóre elementy syntezy przedstawione w tej pracy m ożna będzie w ykorzystać dla innych rodzin układów program owalnych, być może również tych, które p ojaw ią się na rynku w przyszłości.

L IT E R A T U R A

Datal/O , ABEL. Design software - user manual, 1990

Abouzeid P., Babba B., Crastes M., Saucier G., Input-Driven Partitioning M ethods and Application to Synthesis on Table-Lookup-based FPGAs, IEEE Transactions on Computer-Aided Design, Vol. 12, No. 7, 1993, pp. 913-925 Abouzeid P., Sakoni K., Saucier G., Poirot F., M ultilevel Synthesis M inimizing the Routing Factor, Proceedings o f Design Automation Conference, DAC'90,

1990, pp.365-368

Actel, FPGA Data Book and Design Guide, 1995

Adamski M., M etodologia projektowania reprogramowalnych sterowników logicznych z wykorzystaniem elementów CPLD i FPGA, M ateriały I Krajowej Konferencji Naukowej Reprogramowalne Układy Cyfrowe, RUC'98, Szczecin,

12-13 marca 1998, ss. 15-22

A damski M., W ęgrzyn M., W ykorzystanie standardowych kom pilatorów PLD do syntezy sterowników logicznych, Kwartalnik Elektroniki i Telekomunikacji Polskiej Akademii Nauk, 1997, t. 43, z. 3, pp.335-354

AM D, MACH 1,2,3, and 4 Family D ata Book, 1995 AMD, PAL Devices D ata Book and Design Guide, 1996

Akers S.B., Binary Decision Diagrams, IEEE Transactions on Computers, Vol.

C-27, No.6, June 1978, pp.509-516 Altera, M AX+PLUS II AHDL, 1995 Altera, M AX+PLUS II VHDL, 1996 Altera, M AX+PLUS II, Getting started, 1997 Altera, Device Data Book, 1999

Anderson J.H., Brown S.D., Technology mapping for large complex PLDs, Proceedings o f Design Automation Conference, DAC'98, 15-19 January, 1998, pp.698 -703

Ashar P., Devadas S., New ton A.R., Sequential Logic Synthesis, Kluwer Academic Publisher, Boston/London/Dotdrecht, 1992

Ashenhurst R.L., The decomposition o f switching functions, Proceedings o f an International Symposium on the Theory o f Switching, April 1957, (przedruk w dodatku do Curt62)

Atmel, Programmable Logic and System-Level ICs, 2000

Babba B., Crastes M., Saucier G., Input driven synthesis on PLDs and PGAs, The European Conference on Design Automation, Brussels, Belgium, March

1992, pp.48-52

Collaborative Benchmarking Laboratory, Department o f Computer Science at North Carolina State University, http://www.cbl.ncsu/edu/

Bolton M., Digital Systems Design w ith Programmable Logic, Addison- W esley Publishing Company, 1990

Bout D.V., The Practical Xilinx Designer Lab Book, Prentice Hall, 1998 Brand D., Sasao T., M inimization o f AND-EXOR Expressions using Rewrite Rules, IEEE Transaction on Computers, Vol. 42, No. 5, M ay 1993

[BrayH84]

Brayton R.K., Hachtel G.D., Sangiovanni-Vincentelli A.L., M ultilevel logic synthesis, Proceedings o f the IEEE, V ol.78, N o.2, 1990, pp. 264-300,

B rayton R.K., M cM ullen C., The D ecom position and Factorization o f Boolean Expression, Proceedings o f International Symposium on Circuits and Systems, 1982, pp.49-54

Brayton R.K., Rudell R., Sangiovanni-Vincentelli A., W ang A., MIS: a M ultiple-Level Logic Optim ization System, IEEE Transactions on Com puter-A ided Design, Vol. CAD-6. N o.6, Novem ber 1987, pp. 1062-1081 B row n S.D., Francis R.J., Rose J., Vranesic Z.G., Field Program m able Gate Arrays, Kluw er A cadem ic Publishers, Boston/London/Dotdrecht, 1993

Bryant V., A spects o f Com binatorics, Cambridge U niversity Press, 1993 Brzozow ski J.A., Luba T., D ecom position o f Boolean Functions Specified by Cubes, U niversity o f W aterloo Com puter Science Departm ent, CS-97-01, January 1997 (ftp://cs-archive.uwaterloo.ca/cs-archive/CS-97-01/CS-97-01 B um s M., Perkowski M., Jozw iak L., A n Efficient Approach to Decomposition o f M ulti-O utput Boolean Functions w ith Large Sets o f Bound Variables, Proceedings o f Eurom icro Conference, Vasteras, Sweden, A ugust 25-27, 1998, pp. 16-23

Carpenter A., M esser N., The Use o f VHDL+ in The Specification Level M odeling o f A n Em bedded System, Proceedings o f the Forum on Design Languages, Luasanne, Switzerland, Sept. 6-11 1998, pp. 83-92.

Chang S., M arek-Sadow ska M., Hwang T., Technology M apping for TLU FPG A ’s Based on Decom position o f Binary Decision Diagrams, IEEE Transactions on Com puter-Aided Design, Vol. 15, No. 10, O ctober 1996, pp. 1226-1235

Chattopadhyay S., Roy S., Chaudhuri P., KGPM AP: library-based technology-m apping technique for antifuse based FPGAs, IEE Proceedings-Cotechnology-m puters and D igital Techniques, Vol. 141, N ovem ber 1994, pp. 361-368

C hen S. L., H wang T. T., Liu C.L., A technology m apping algorithm for CPLD architectures, IEEE International Conference on Field-Program m able Technology, Hong Kong, Decem ber 16-18, 2002, pp. 204-210

C hen K. C., M uroga S., Input assignm ent algorithm for decoded-PLAs with m ulti-input decoders, IEEE International Conference on Computer-Aided Design, ICCAD'88, Digest o f Technical Papers, 7-10 N ovem ber 1988, Delay O ptim ization in Lookup-Table Based FPGA Design, IEEE Transactions on Com puter-Aided Design, Vol.13, N o .l, 1994, pp. 1-12 Applications to Architecture Evaluation and Technology M apping, IEEE Transactions on Computer-Aided Design, Vol.20, N o.9, 2001, pp. 1077-1090 Cong J., W u C., An Efficient Algorithm for Performance-Optimal FPGA Technology M apping w ith Retiming, IEEE Transactions on Computer-Aided Design o f Integrated Circuits and Systems, Vol. 17, N o.9, 1998, pp. 738-748 Curtis H.A., The Design o f switching Circuits, D.van Nostrand Company, Inc., Princeton, N ew Jersey, Toronto, N ew York, 1962

Curtis H.A., Generalized tree circuit - the basic building block o f an extended decom position theory, J.ACM , V ol.10, 1963, pp.562-581

Cypress, Data Book, 1996

Czerwiński R., Kania D., Nocuń P., Kodowanie stanów dedykowane dla struktur typu PAL, Krajowe Sympozjum Telekomunikacji, KST2002, vol. A, Bydgoszcz, wrzesień 2002, ss.65-71

Deniziak S., Sapiecha K , CUPLAND-a behavioral level description compiler for designing o f PLD/EPLD-based systems, IEEE International Symposium on Circuits and Systems, ISCAS '94, Vol. 1, 30 May-2 Jun 1994, pp. 201-204 Devadas S., Comparing Two-Level and Ordered Binary Decision Diagram Representations o f Logic Functions, IEEE Transactions on Computer-Aided Design, Vol. 12, N o.5, M ay 1993

Devadas S., New ton A.R., Exact Algorithms for Output Encoding, State Assignm ent, and Four-Level Boolean M inimization, IEEE Transactions on Computer-Aided Design, Vol. 10, No. 1, January 1991

Devadas S., Wang A.R., N ew ton A.R., A. Sangiovanni-Vincentelli, Boolean Decom position o f Programmable Logic Arrays, IEEE Custom Integrated Circuits Conference, May 1988, pp. 2.5.1 -2.5.5

Devadas S., Wang A.R., Newton A.R., Sangiovanni-Vincentelli A., Boolean decom position in multi-level logic optimization, Digest o f Technical Papers, IEEE International Conference on Computer-Aided Design, ICCAD-88, 7-10 Nov 1988, pp.290 -293

Drechsler R., Checking Integrity during Dynamic Reordering in Decision Diagrams, Proceedings o f the 25th EUROM ICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 360-367

Dzikowski A., Hrynkiewicz E., Metody dekompozycji zespołu funkcji z wykorzystaniem diagramów ROBDD, IV Krajowa Konferencja Naukowa, Reprogramowalne Układy Cyfrowe, R U C ’2001, Szczecin, maj 2001, ss.19-28

190 K onferencja Elektroniki, KKE'03 Kołobrzeg, czerwiec 2003, tom II, ss.393-398

D zikow ski A., H rynkiewicz E., Sposób wyszukiwania w spólnych grup węzłów grafu ROBD D przy dekompozycji wielo w yjściowych funkcji logicznych, K S T ’99 Bydgoszcz, 1999, tom B-1.30, ss. 259-266

Faw cett B.K., Map, place and route: the key to high-density PLD implem entation, M icroelectronics Com munications Technology Producing Q uality Products M obile and Portable Pow er Em erging Technologies, W ESCON/'95, 7-9 N ov 1995, pp. 292-297

Filo D., Yang J.C., M ailhot F., De M icheli G., Technology M apping for Tw o-O utput RAM -based Field Programmable Gate Array, Proceedings of European Design Autom ation Conference, February, 1991, pp.534-538

Francis R.J., Rose J., Vranesic Z., Chortle-Crf: Fast Technology M apping for Lookup Table-based FPGAs, Proceedings o f the D esign Autom ation Conference, 1991, pp. 227-233

Fujita M., Fujisawa H., M atsunaga Y., Variable Ordering A lgorithm s for Ordered Binary D ecision Diagrams and Their Evaluation, IEEE Transactions on CAD, Vol. 12, N o .l, January 1993

Gajski D., D utt N., W u A., Lin Y., High-Level Synthesis: Introduction to Chip and System Design, Kluw er A cadem ic Publishers, 1992

Gajski D., Doem er R., Zhu J., IP-centric M ethodology and D esign w ith the SpecC Language, M ateriały szkoleniowe szkoły letniej zorganizowanej przez NATO A dvance Study Institute na tem at "System Level Synthesis", Barga, W łochy, 11-20 sierpnia 1998

Garbolino T., Gucwa K , H ław iczka A., K ania D., Kardaszewicz J., K ulisz J., A.M orawiec, Laboratorium podstaw techniki cyfrowej, W ydawnictwo Politechniki Śląskiej, Gliwice 2002

Green D., M odem logie design, Addison-W esley Publishing, 1986

Huang J-D., Jou J-Y, Shen W-Z, ALTO: An Iterative Area/Perform ance

Huang J-D., Jou J-Y, Shen W-Z, ALTO: An Iterative Area/Perform ance