8.1. Struktura pliku D X F
Struktura pliku w formacie DX F, w której oznaczono grupy w yróżniające poszcze
gólne sekcje, je st następująca:
0 {początek sekcji NAGŁÓW KA
SECTION 2 H EAD ER
ci
Lista grup sekcji NAGŁÓW KA
0
ENDSEC_____________koniec sekcii NAGŁÓW KA)
0 {początek sekcji TABLIC
SECTION 2 TABLES
L ista grup sekcji TABLIC
0
Komputerowe wspom aganie kreślenia . 135
ENDTAB 0
EN DSEC_____________koniec sekcji TABLIC)
0 {początek sekcji BLOKÓW
SECTION 2 BLOCKS
Lista grup sekcji BLOKÓW
0
ENDSEC_____________koniec sekcii BLO K Ó W )
0 {początek sekcji ELEM ENTÓW
SECTION 2 ENTITIES
Lista grup sekcji ELEM ENTÓ W
0
_______ ENDSEC_____________koniec sekcii ELEM ENTÓW ! 0
EOF {KONIEC PLIK U}.
Najistotniejsza inform acja o rysunku przechowywana w form acie D X F zaw arta je st w sekcjach bloków i elementów.
8.2. Postać T R A C E w pliku D X F
Edycja pliku D X F może być realizowana wprost edytorem tekstowym na odpow ied
nich grupach w sekcjach BLOKÓW i ELEM ENTÓW z zachowaniem zasad opisu ele
mentów obrazu zgodnych ze strukturą pliku DXF. Ponieważ uniwersalny edytor Auto- CA D a w ykorzystujem y do edycji struktur VLSI, ze względu na przyjętą zasadę budowy elem entów bibliotecznych, wykorzystującą tylko prymitywy Box w form acie C IF, można przyjąć, że w ystarczy w ramach formatu D X F operow ać tylko prym ityw am i TRA CE w ich najprostszej postaci (prostokąty). Przykładowo przedstawim y postać opisu ścieżki
136 L. Żnamirowski
przedstawiającej prostokąt na warstwie NP, co zilustruje reprezentacje tej ścieżki w pliku DXF i na displayu edytora. do 3), przyporządkowując odpowiednim współrzędnym odpowiednie grupy i tak:
N u m er p u n k tu W spółrzędna K od g ru p y W artość g ru p y
K omputerowe wspomaganie kreślenia . 137
Obraz graficzny utworzonej w ten sposób TRACĘ przedstawiono na rys. 5.
Rys. 5. Konstrukcja-opisu TRACE Fig. 5. TRA CE description
LITERATURA
[ABE1] M. Abe, T. M im ura, N. Yokoyama, H. Ishikawa: New Technology Tow ards GaAs LSI/VLSI for Com puter Application, IEEE Transactions o f Microwave T heory and Techniques, Vol. MTT-30, No. 7, July 1982.
[A N T O l] P. Antognetti, D. A. Antoniadis, R. W. Dutton, W. G. Oldham (Eds.): P ro cess a n d Device S im ulation for M O S-V LSI C ircu its, M artinus N ijhoff Pub lishers, Boston-Dordrecht 1983.
[BARK1] J. R. Barker, D. K. Ferry: On Physics and Modeling o f Small Sem iconductor Devices - I. Solid-State Electronics, Vol. 23, No. 6-A, pp. 519-530, Perga- mon Press 1980.
[BLOD1] J. Blôdel, R. W. Hartenstein, W. Nebcl, M. Ryba: A Technology Description Method for Generalized Layout/Circuit Relations, M icroprocessing and M ic
roprogram m ing, No. 23, pp. 15-20, North-Holland 1988.
[BORR1] D. Borrione (Ed.): F rom H D L D escriptions to G u a ra n te e d C o rre c t C irc u it D esigns, Proceedings o f the 1FIP WG 10.2 W orking Conference on From H D L Descriptions to Guaranteed Correct Circuit D esigns, G renoble, North- H olland, Septem ber 1986.
[D E L O I] H. D elori, A. Guyot, J. F. Paillotin: French MPC Activity Report, CM P, G renoble 1989.
138 L. Znamirowski
[DUTT1] R. W . Dutton: D ata Requirements and Program Interfaces for Simulating Integrated-Circuit Technology, IEEE Electro-Technology Review 1984.
[DU TT2] R. W . D utton, S. E. Hansen: Process Modelling o f Integrated Circuit Device
tro n ic s, Prentice-Hall, Englewood Cliffs 1988.
[FEUE1] M . Feuer: VLSI Design Automation: An Introduction, Proceedings o f the IEEE, Vol. 71, No. 1, January 1983.
[FEUG 1] R. J. Feugate, S. M. McIntyre: In tro d u c tio n to V LSI T esting, Prentice Hall, Englewood Cliffs 1988.
[F IL II] A. Filipkow ski: P ro jek to w an ie układów scalonych, W ydawnictwa Politech
niki W arszawskiej, W arszawa 1983.
[GAJS1] D. D. Gajski: Silicon C om pilation, Addison-W esley, Reading, Massachusetts 1988.
lonych, Prace Instytutu Technologii Elektronowej, z. 3, W arszawa 1985.
[KOZM 1] K. A. Koźmiński, A. Świt: Automatyzacja projektowania układów scalonych
K om puterow e wspomaganie kreślenia . 139
[LIGH1] M . R. Lightner: Modeling and Simulation o f VLSI Digital System s, Proceed
ings o f the IEEE, Vol. 75, No. 6, June 1987.
[MALY1] W . Maly: Atlas o f IC Technologies: An Introduction to V L SI Processes, T he Benjamin/Cummings, Menlo Park 1987.
[MARC1] W . M arciniak: Przyrządy półprzewodnikowe i układy scalone, W N T, W ar
szawa 1987.
[MARC3] W . M arciniak: M odele elementów w układach scalonych M O S ITE, Prace Instytutu Technologii Elektronowej CEM I, PW N, W arszawa 1985.
[M EAD1] C. M ead, L. Conway: Introduction to V LSI System s, Addison-W esley,
Teschan: Electrical M odeling/Simulation, VLSI Packaging and Interconnection Research, SRC Ann. Project R ev., University o f Arizona, Tucson 1986.
[PAWL1] R. Pawłowski: Opracować i uruchomić program translacji form atów opisu struktur układów VLSI dla celów komputerowego wspomagania projektowania, Praca dyplomowa, Instytut Informatyki Politechniki Śląskiej, Gliwice 1991.
[ROSI2] A. T. Rosiński: Symulacja na poziomie przesłań międzyrejestrowych jako metoda badania i weryfikacji układów scalonych VLSI, Biblioteka Elektroniki (20), z. 3, VLSI kierunki, bariery i granice wzrostu, PW N, W arszaw a 1988.
Ching: Analog CMOS Integrated Circuit Design: Research and U ndergradu
ate Teaching, IEEE Transactions on Education, Vol 32, No. 3, August 1989.
140 L. Znamirowski
[STA1] C .J. Stangham , B. M. M acdonald: Electrical Characterization o f Packages for H igh Speed Integrated Circuits, 35th Electronic Comp. C onf., Proceedings, pp. 356-364, W ashington 1985.
[STR O I] A. J. Strojwas, S. W. Director: VLSI: Linking Design and M anufacturing, IE E E Spectrum , October 1988.
[SW IT1] A. Świt, J. Półtorak: P rz y rz ą d y półprzew odnikow e, W N T, W arszawa 1979.
[SZE1] S. M . Sze (Ed.): V LSI T echnology, M cGraw-H ill, New York 1983.
[W EEK2] W . T. Weeks: A. J. Jim inez, G , W. M ahoney, D. M ehta, H. Quassemradeh, T . R. Scott: Algorithms for ASTAP - A Network Analysis P rogram , IEEE Trans, on Circuit Theory, Vol. CT - 20, pp. 628-634, N ovem ber 1973.
[W ONG1] D . G. W ong: D igital System s D esign, Edward Arnold, London 1985.
[Z IE L I] R. Zielonko, A. Królikowski: M etody pom iarow o-diagnostyczne analogo
wych u k ła d ó w elektronicznych, W NT, W arszawa 1988.
[ZNAM 1] L. Znam irow ski: Com puting Line Param eters from the C apacitance M easure
ments. E rror Propagation Studies, in: O. A .Palusinski, M. Scheinfein, L.
Znam irow ski, J. C. Liao, F. Quintero, P. Teschan: Electrical Modeling/
Sim ulation, VLSI Packaging and Interconnection Research, SRC Ann. Pro
je c t R ev., University o f Arizona, Tucson 1986.
[ZNAM 2] L. Znam irowski: Komputerowe wspomaganie projektowania struktur VLSI, Laboratorium 5, Laboratorium Komp. Systemów Aut. Prac. Inż., Instytut Inform atyki, Pol. Śląska, Gliwice 1988.
[ZNAM 3] L. Znam irowski: System oprogram ow ania wspomagającego graficzne prace projektow e w mikroelektronice, Laboratorium 4, Laboratorium Komp. Syste
mów Aut. Prac Inż., Instytut Informatyki, Pol. Śląska, Gliwice 1990.
[ZNAM 4] L. Znam irowski: Komputerowe wspomaganie generacji złożonych masek struktur ASIC (w tym Zeszycie).
[M A V O l] J. M avor, M . A. Jack, P. B. Denyer: In tro d u c tio n to M O S L S I Design, Addison-W esley 1983.
[GLAS1] L. A. G lasser, D. W . Dobberpuhl: T he D esign a n d A nalysis o f V LSI C ir
cu its, Addison-W esley 1985.
[W EST1] N. W este, K. Eshraghian: P rinciples o f C M O S V LSI D esign - A System s P erspective, Addison-W esley 1985.
[M UKH1] A. M ukherjee: In tro d u c tio n to nM O S & C M O S V L SI S ystem s Design, Prentice-Hall 1986.
[ASIC1] ASIC Layout System s/D esigners’ Buying G uide, Com puter Design, Vol. 27, No. 11, June 1, 1988.
K om puterow e wspom aganie kreślenia . 141
[A U T 02] AutoCA D Release 10, Reference M anual, Autodesk, Inc., Oakland 1989.
[BELI] Biblioteka E le t troniki (20) Zeszyty 1 do 6, VLSI kierunki, bariery i granice w zrostu, PW N , W arszawa od 1986.
[ED IF1J E D IF - Electronic Design Interchange Form at, Version 2 0 0, ED IF Steering Com m ittee, 1987.
[E U R O l] EU RO CH IP Inform ation, Service Organisation o f the CEC VLSI Design Ac
tion, S. Augustin, March 1991.
[IEEE1] IEE E Transactions on Com puter-Aided Design [of Integrated Circuits and Sys
tems], Roczniki.
[ITE1] Prace Instytutu Technologii Elektronowej CEM I, PW N , Roczniki.
[PROC1] Praca zbiorowa: P rocesy technologiczne w elek tro n ice półprzew o d n ik o w ej, W N T, W arszawa 1980.
[VHDL1] E le ctro n ic H a rd w a re D escription "the V H SIC H a rd w a re D esc rip tio n L a n gu ag e (V H D L)", US Government Printing Office, W ashington 1988.
Recenzent: Doc. d r hab. inż. W iesław Kuźm icz
W płynęło do Redakcji 3 stycznia 1992 r.
Abstract
Set o f program m ing tools and standard formats for ASIC structures description pre
sented ir the paper com poses a graphics system for masks generation and edition. , Considering published standard cell library, with cells which are well checked, and working cell for VLSI elem entary structures [M EAD1, NEW K1], when the proper choice o f a standard software takes place, with worked out specialized program m ing tools (these modules can be very sim ple ones [ZN AM 1]), the problem o f layout draw ing for ASIC structures can be reduced to a feasible task in a sensible tim e with unnecessary high ad
vanced tools.
O f course, in the case o f design the Full Custom chips, the CAD system has to be equipped with tools specified in section 2.3 (simulators, placement and autorouters, ex
tractors, ERC and DRC checkers, ... etc.), nontheless, the design o f the ASIC structures in VLSI "technology" not neccesarily has to be the domain o f a very professional envi
ronm ent. But on the other hand this forces a lack o f an ASIC chip designers [SM IT1, E U R O l, M EA D1],
F o r this m om ent it can be said, that the design methodology is forced by CAD tools environm ent, at the beginning o f the Integrated Circuits design (nineteen sixties years
142 L. Znam irowski
[NEW T1] and later) the state-of-the-art was opposite, it was design necessities which stim ulated the developm ent o f the specialized design tools.
On the other hand, the logical tendency towards full separation o f the design and the Silicon Foundry, with precision definition o f interface between the finished design and its technological realization. The silicon compilation and technology processes sim ulators are the best exam ple o f this tendency, this being expressed as well with the trends to organize such consortium s as MOSIS and EUROCHIP for chip fabrication.
F c better efficiency, the presented system for ASIC structures layout generation and edition requires the extension with tool modules, and the autorouter for interconnections between library cell routing and geometrical rule checker are o f the first im portance ones am ong them. T he autorouter’s algorithm keeps the design rules but in massive designs there is a neccesity o f a little "manual" edition and then, the role o f a second mentioned above program is distinguished in practical sense o f the layout verification. This is also im portant in the case o f creation o f the new, extended structures not appearing in the standard cell library.