8.1. Sygnały modułu eth_mac w wersji Fast Ethernet
Interfejs PHY MII:
phy_rx_clk - zegar toru odbiorczego (25 MHz dla szybkości 100 Mb/s oraz 2,5 MHz dla trybu
10 Mb/s),
phy_rx_dv - sygnał potwierdzający przy narastającym zboczu zegara phy_rx_clk obecność
poprawnych danych na wejściu phy_rx_data(3:0),
phy_rx_error - sygnał zgłoszenia błędu odbioru (przyjmuje wysoki poziom logiczny
w momencie wystąpienia jakiegokolwiek błędnego symbolu w kodzie 5B), phy_rx_data(3:0) – odbierane nible (połówki bajtu) danych,
phy_tx_clk - zegar toru nadawczego (25 MHz dla szybkości 100 Mb/s oraz 2,5 MHz dla trybu
10 Mb/s),
phy_tx_en – sygnał zezwolenia transmisji,
phy_tx_data(3:0) – nible danych przeznaczonych do wysłania,
phy_col – sygnał zgłoszenia kolizji w medium fizycznym,
phy_crs – sygnał detekcji nośnej,
phy_int_n – sygnał zgłoszenia przerwania (tylko dla kart Gigabit Ethernet),
phy_mdc - zegar synchronizujący linię MDIO,
phy_mdio - dwukierunkowa linia służąca przesyłaniu informacji sterujących pracą PHY,
phy_reset_n – sygnał resetu układu PHY (tylko dla kart Gigabit Ethernet).
Interfejs komunikacyjny Firewalla:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset kontrolera MAC,
eth_mac_ready - kontroler MAC zestawił poprawne połączenie ze stacją docelową,
eth_mac_rx_enable – zezwolenie na odbiór danych, eth_mac_rx_pause – zatrzymanie procesu odbioru (reset toru RX w związku z przepełnieniem
buforu FIFO),
eth_mac_rx_active – sygnał informujący o aktywności toru RX,
eth_mac_rx_data(7:0) – odebrany bajt danych,
eth_mac_rx_data_valid – sygnał walidujący odebrany bajt danych,
164 eth_mac_rx_error – zgłoszenie błędu podczas odbierania ramki,
eth_mac_rx_frame_size(10:0) – długość odebranej ramki w bajtach,
eth_mac_tx_enable – zezwolenie na transmisję danych,
eth_mac_tx_active – sygnał informujący o aktywności toru TX,
eth_mac_tx_retransmit – konieczna retransmisja ramki w związku z wystąpieniem kolizji,
eth_mac_tx_data(7:0) – wejście transmitowanych danych,
eth_mac_tx_data_ack – potwierdzenie wysłania bajtu danych,
eth_mac_tx_ok – poprawne zakończenie transmisji ramki,
eth_mac_tx_error – transmisja ramki zakończona błędem,
eth_mac_tx_frame_size(10:0) – długość transmitowanej ramki w bajtach.
Interfejs konfiguracyjny:
r_rx_promiscous_en – praca w trybie promiscous (akceptacja wszystkich ramek
przychodzących),
r_rx_multicast_en – akceptacja ramek rozgłoszeniowych typu multicast,
r_rx_mac_address(47:0) – adres MAC kontrolera,
r_tx_crc_en – włączenie obliczania sumy kontrolnej CRC dla transmitowanej ramki,
r_tx_padding_en – włączenie trybu automatycznego dopełniania ramek krótszych od długości
minimalnej,
r_mii_config(15:0) – wektor konfiguracyjny zarządzania PHY poprzez magistralę MDIO:
o (15:11) – adres PHY,
o (10:3) – okres odświeżania linii MDIO, o (2) – tryb pracy MDIO,
o (1:0) – zarezerwowane.
8.2. Sygnały modułu eth_rx w wersji Fast Ethernet
Interfejs PHY MII:
phy_rx_clk - zegar toru odbiorczego (25 MHz dla szybkości 100 Mb/s oraz 2,5 MHz dla trybu
10 Mb/s),
phy_rx_dv - sygnał potwierdzający przy narastającym zboczu zegara phy_rx_clk obecność
poprawnych danych na wejściu phy_rx_data(3:0),
phy_rx_error - sygnał zgłoszenia błędu odbioru (przyjmuje wysoki poziom logiczny
w momencie wystąpienia jakiegokolwiek błędnego symbolu w kodzie 5B), phy_rx_data(3:0) – odbierane nible (połówki bajtu) danych.
Interfejsu komunikacyjny Firewalla:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset modułu,
165 eth_mac_rx_pause – zatrzymanie procesu odbioru (reset toru RX w związku z przepełnieniem
buforu FIFO),
eth_mac_rx_active – sygnał informujący o aktywności toru RX,
eth_mac_rx_data(7:0) – odebrany bajt danych,
eth_mac_rx_data_valid – sygnał walidujący odebrany bajt danych,
eth_mac_rx_ok – informacja o poprawnie odebranej ramce,
eth_mac_rx_error – zgłoszenie błędu podczas odbierania ramki,
eth_mac_rx_frame_size(10:0) – długość odebranej ramki w bajtach.
Interfejs konfiguracyjny:
r_rx_promiscous_en – praca w trybie promiscous (akceptacja wszystkich ramek
przychodzących),
r_rx_multicast_en – akceptacja ramek rozgłoszeniowych typu multicast,
r_rx_mac_address(47:0) – adres MAC kontrolera.
8.3. Sygnały modułu eth_tx w wersji Fast Ethernet
Interfejs PHY MII:
phy_tx_clk - zegar toru nadawczego (25 MHz dla szybkości 100 Mb/s oraz 2,5 MHz dla trybu
10 Mb/s),
phy_tx_col – sygnał zgłoszenia kolizji w medium fizycznym,
phy_tx_crs – sygnał detekcji nośnej,
phy_tx_en – zezwolenie na transmisję danych,
phy_tx_data(3:0) – nible danych przeznaczonych do wysłania,
Interfejsu komunikacyjny Firewalla:
reset – reset modułu,
half_duplex – sygnał informujący o pracy w trybie Half Duplex,
tx_enable – zezwolenie na transmisję danych,
tx_running – sygnał informujący o aktywności toru TX,
tx_data_ack – potwierdzenie wysłania bajtu danych,
tx_data(7:0) – wejście transmitowanych danych,
tx_ok – poprawne zakończenie transmisji ramki,
tx_retransmit – konieczna retransmisja ramki w związku z wystąpieniem kolizji,
tx_error – transmisja ramki zakończona błędem,
tx_frame_size(10:0) – długość transmitowanej ramki.
Interfejs konfiguracyjny:
r_tx_crc_en – włączenie obliczania sumy kontrolnej CRC dla transmitowanej ramki,
r_tx_padding_en – włączenie trybu automatycznego dopełniania ramek krótszych od długości
166
8.4. Sygnały modułu eth_mac w wersji Gigabit Ethernet
Interfejs PHY GMII:
phy_rx_clk - zegar toru odbiorczego (125 MHz dla 1000 Mb/s GMII, 25 MHz dla szybkości
100 Mb/s oraz 2,5 MHz dla trybu 10 Mb/s),
phy_rx_dv - sygnał potwierdzający przy narastającym zboczu zegara phy_rx_clk obecność
poprawnych danych na wejściu phy_rx_data(3:0) dla interfejsu MII oraz phy_rx_data(7:0) dla interfejsu GMII,
phy_rx_error - sygnał zgłoszenia błędu odbioru (przyjmuje wysoki poziom logiczny
w momencie wystąpienia jakiegokolwiek błędnego symbolu w kodzie 5B),
phy_rx_data(7:0) – odbierane dane o szerokości phy_rx_data(3:0) dla interfejsu MII
oraz phy_rx_data(7:0) dla interfejsu GMII,
phy_tx_clk - zegar toru nadawczego w trybie MII (25 MHz dla szybkości 100 Mb/s
oraz 2,5 MHz dla trybu 10 Mb/s),
phy_gtx_clk - zegar toru nadawczego 125 MHz w trybie GMII generowany przez kontroler
MAC,
phy_tx_en – sygnał zezwolenia transmisji,
phy_tx_data(3/7:0) – dane do transmisji o szerokości phy_tx_data(3:0) dla interfejsu MII
oraz phy_tx_data(7:0) dla interfejsu GMII,
phy_tx_error – wymuszenie transmisji niepoprawnych symboli,
phy_col – sygnał zgłoszenia kolizji w medium fizycznym,
phy_crs – sygnał detekcji nośnej,
phy_int_n – sygnał zgłoszenia przerwania (tylko dla kart Gigabit Ethernet),
phy_mdc - zegar synchronizujący linię MDIO,
phy_mdio - dwukierunkowa linia służąca przesyłaniu informacji sterujących pracą PHY,
phy_reset_n – sygnał resetu układu PHY (tylko dla kart Gigabit Ethernet).
Interfejs komunikacyjny Firewalla:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset kontrolera MAC,
mac_ce_in – sygnał Chip Enable dla kontrolera MAC,
rx_data_out(31:0) – 32-bitowe dane wyjściowe,
rx_rem_out(3:0) – walidacja pełnych bajtów w 32-bitowowym słowie danych wyjściowych,
rx_sof_out – potwierdzenie rozpoczęcia odbierania ramki,
rx_eof_out – potwierdzenie zakończenia odbierania ramki,
rx_rd_en_in – sygnał zezwolenia odbierania ramek,
rx_rdy_out – potwierdzenie gotowości toru RX,
rx_ok_out – potwierdzenie poprawności odebranej ramki,
rx_err_out – zgłoszenie błędu w odebranej ramce,
rx_tag_out – informacja o odebraniu ramki znakowanej,
167 tx_data_in(31:0) – 32-bitowe słowo danych wejściowych przeznaczonych do transmisji,
tx_rem_in(3:0) – walidacja pełnych bajtów w 32-bitowowym słowie danych wejściowych,
tx_sof_in – początek transmisji ramki,
tx_eof_in – koniec transmisji ramki,
tx_wr_en_in – zezwolenie na transmisję ramki,
tx_rdy_out – zgłoszenie gotowości toru TX,
tx_ok_out – informacja o poprawnym zakończeniu transmisji ramki,
tx_err_out – zgłoszenie błędu podczas transmisji ramki,
tx_lenght_in(10:0) – długość wysyłanej ramki (w bajtach).
Interfejs konfiguracyjny:
cfg_rx_prmsc_en – praca w trybie promiscous (akceptacja wszystkich ramek przychodzących),
cfg_rx_mltc_en – akceptacja ramek rozgłoszeniowych typu multicast,
cfg_rx_mac_addr(47:0) – adres MAC kontrolera,
cfg_tx_pause_en – zezwolenie na obsługę ramek kontroli przepływu typu PAUSE,
cfg_mii (15:0) – wektor konfiguracyjny zarządzania PHY poprzez magistralę MDIO:
o (15:11) – adres PHY,
o (10:3) – okres odświeżania linii MDIO, o (2) – tryb pracy MDIO,
o (1:0) – zarezerwowane.
stat_speed(1:0) – sygnał informujący o bieżącej szybkości pracy kontrolera MAC („00” –
10 MB/s, „01” – 100 Mb/s, „10” – 1000 Mb/s).
stat_link – sygnał informujący o zestawieniu poprawnego połączenia (‘0’ – brak połączenia,
‘1’ – połączenie zestawione),
stat_duplex – sygnał informujący o trybie Duplex (‘0’ – Half Duplex, ‘1’ – Full Duplex).
8.5. Sygnały modułu eth_rx w wersji Gigabit Ethernet
Interfejs PHY GMII:
phy_rx_clk - zegar toru odbiorczego (125 MHz dla 1000 Mb/s GMII, 25 MHz dla szybkości
100 Mb/s oraz 2,5 MHz dla trybu 10 Mb/s),
phy_rx_dv - sygnał potwierdzający przy narastającym zboczu zegara phy_rx_clk obecność
poprawnych danych na wejściu phy_rx_data(3:0) dla interfejsu MII oraz phy_rx_data(7:0) dla interfejsu GMII,
phy_rx_error - sygnał zgłoszenia błędu odbioru (przyjmuje wysoki poziom logiczny
w momencie wystąpienia jakiegokolwiek błędnego symbolu w kodzie 5B),
phy_rx_data(7:0) – odbierane dane o szerokości phy_rx_data(3:0) dla interfejsu MII
oraz phy_rx_data(7:0) dla interfejsu GMII, phy_crs – sygnał detekcji nośnej.
168
Interfejs komunikacyjny Firewalla:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset kontrolera MAC,
rx_ce_in – sygnał Chip Enable dla toru RX,
rx_data_out(31:0) – 32-bitowe dane wyjściowe,
rx_rem_out(3:0) – walidacja pełnych bajtów w 32-bitowowym słowie danych wyjściowych,
rx_sof_out – potwierdzenie rozpoczęcia odbierania ramki,
rx_eof_out – potwierdzenie zakończenia odbierania ramki,
rx_rd_en_in – sygnał zezwolenia odbierania ramek,
rx_rdy_out – potwierdzenie gotowości toru RX,
rx_ok_out – potwierdzenie poprawności odebranej ramki,
rx_err_out – zgłoszenie błędu w odebranej ramce,
rx_tag_out – informacja o odebraniu ramki znakowanej,
rx_lenght_out(10:0) – długość odebranej ramki (w bajtach).
Interfejs konfiguracyjny:
rx_prmsc_en – praca w trybie promiscous (akceptacja wszystkich ramek przychodzących),
rx_mltc_en – akceptacja ramek rozgłoszeniowych typu multicast,
rx_mac_addr(47:0) – adres MAC kontrolera,
cfg_speed(1:0) – sygnał informujący o bieżącej szybkości pracy kontrolera MAC („00” –
10 MB/s, „01” – 100 Mb/s, „10” – 1000 Mb/s).
cfg_link – sygnał informujący o zestawieniu poprawnego połączenia (‘0’ – brak połączenia,
‘1’ – połączenie zestawione).
8.6. Sygnały modułu eth_tx w wersji Gigabit Ethernet
Interfejs PHY GMII:
phy_tx_clk - zegar toru nadawczego w trybie MII (25 MHz dla szybkości 100 Mb/s
oraz 2,5 MHz dla trybu 10 Mb/s),
phy_gtx_clk - zegar toru nadawczego 125 MHz w trybie GMII generowany przez kontroler
MAC,
phy_col – sygnał zgłoszenia kolizji w medium fizycznym,
phy_crs – sygnał detekcji nośnej,
phy_tx_en – sygnał zezwolenia transmisji,
phy_tx_data(3/7:0) – dane do transmisji o szerokości phy_tx_data(3:0) dla interfejsu MII
oraz phy_tx_data(7:0) dla interfejsu GMII,
phy_tx_error – wymuszenie transmisji niepoprawnych symboli.
Interfejs komunikacyjny Firewalla:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
169 tx_ce_in – sygnał Chip Enable dla toru RX,
tx_data_in(31:0) – 32-bitowe słowo danych wejściowych przeznaczonych do transmisji,
tx_rem_in(3:0) – walidacja pełnych bajtów w 32-bitowowym słowie danych wejściowych,
tx_sof_in – początek transmisji ramki,
tx_eof_in – koniec transmisji ramki,
tx_wr_en_in – zezwolenie na transmisję ramki,
tx_rdy_out – zgłoszenie gotowości toru TX,
tx_ok_out – informacja o poprawnym zakończeniu transmisji ramki,
tx_err_out – zgłoszenie błędu podczas transmisji ramki,
tx_lenght_in(10:0) – długość wysyłanej ramki (w bajtach),
tx_pause_cnt_eq0 – zgłoszenie zakończenia obsługi ramki typu PAUSE.
Interfejs konfiguracyjny:
cfg_tx_pause_en – zezwolenie na obsługę ramek kontroli przepływu typu PAUSE,
cfg_speed(1:0) – sygnał informujący o bieżącej szybkości pracy kontrolera MAC („00” –
10 MB/s, „01” – 100 Mb/s, „10” – 1000 Mb/s),
cfg_link – sygnał informujący o zestawieniu poprawnego połączenia (‘0’ – brak połączenia,
‘1’ – połączenie zestawione),
cfg_duplex – sygnał informujący o trybie Duplex (‘0’ – Half Duplex, ‘1’ – Full Duplex).
8.7. Sygnały modułu fw_engine
Interfejs MAC:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset silnika,
phy_rx_clk - zegar toru odbiorczego
eth_mac_ready_rx - kontroler MAC toru RX zestawił poprawne połączenie ze stacją
docelową,
eth_mac_rx_enable – zezwolenie na odbiór danych, eth_mac_rx_pause – zatrzymanie procesu odbioru (reset toru RX w związku z przepełnieniem
buforu FIFO),
eth_mac_rx_active – sygnał informujący o aktywności toru RX,
eth_mac_rx_data(7:0) – odebrany bajt danych,
eth_mac_rx_data_valid – sygnał walidujący odebrany bajt danych,
eth_mac_rx_ok – informacja o poprawnie odebranej ramce,
eth_mac_rx_error – zgłoszenie błędu podczas odbierania ramki,
eth_mac_rx_frame_size(10:0) – długość odebranej ramki w bajtach,
phy_tx_clk - zegar toru nadawczego
170 eth_mac_ready_rx - kontroler MAC toru TX zestawił poprawne połączenie ze stacją
docelową,
eth_mac_tx_active – sygnał informujący o aktywności toru TX,
eth_mac_tx_retransmit – konieczna retransmisja ramki w związku z wystąpieniem kolizji,
eth_mac_tx_data(7:0) – wejście transmitowanych danych,
eth_mac_tx_data_ack – potwierdzenie wysłania bajtu danych,
eth_mac_tx_ok – poprawne zakończenie transmisji ramki,
eth_mac_tx_error – transmisja ramki zakończona błędem,
eth_mac_tx_frame_size(10:0) – długość transmitowanej ramki w bajtach.
Interfejs klasyfikatora:
clas_ETH_frame_type(15:0) – typ ramki Ethernet,
clas_IP_protocol(7:0) – typ protokołu IP,
clas_IP_SA(31:0) – adres źródłowy nagłówka IP,
clas_IP_DA(31:0) – adres docelowy nagłówka IP,
clas_S_port(15:0) – port źródłowy nagłówka TCP/UDP,
clas_D_port(15:0) – port docelowy nagłówka TCP/UDP,
clas_desc_ready – zgłoszenie deskryptora do analizy,
clas_ready – potwierdzenie zakończenia weryfikacji,
clas_result(7:0) – wynik (akcja) klasyfikacji (aktualnie: „00000000” – pakiet zaakceptowany,
„00000001” – pakiet odrzucony; pozostałe stany zarezerwowane).
8.8. Sygnały modułu classifier_main
Interfejs systemowy:
sys_clk – zegar systemowy (w przypadku płyty XUPV 100 MHz),
reset – reset klasyfikatora.
Interfejs silnika toru 0:
clas_0_ETH_frame_type(15:0) – typ ramki Ethernet,
clas_0_IP_protocol(7:0) – typ protokołu IP,
clas_0_IP_SA(31:0) – adres źródłowy nagłówka IP,
clas_0_IP_DA(31:0) – adres docelowy nagłówka IP,
clas_0_S_port(15:0) – port źródłowy nagłówka TCP/UDP,
clas_0_D_port(15:0) – port docelowy nagłówka TCP/UDP,
clas_0_desc_ready – zgłoszenie deskryptora do analizy,
clas_0_ready – potwierdzenie zakończenia weryfikacji,
clas_0_result(7:0) – wynik (akcja) klasyfikacji (aktualnie: „00000000” – pakiet
zaakceptowany, „00000001” – pakiet odrzucony; pozostałe stany zarezerwowane).
Interfejs silnika toru 1:
171 clas_1_IP_protocol(7:0) – typ protokołu IP,
clas_1_IP_SA(31:0) – adres źródłowy nagłówka IP,
clas_1_IP_DA(31:0) – adres docelowy nagłówka IP,
clas_1_S_port(15:0) – port źródłowy nagłówka TCP/UDP,
clas_1_D_port(15:0) – port docelowy nagłówka TCP/UDP,
clas_1_desc_ready – zgłoszenie deskryptora do analizy,
clas_1_ready – potwierdzenie zakończenia weryfikacji,
clas_1_result(7:0) – wynik (akcja) klasyfikacji (aktualnie: „00000000” – pakiet
zaakceptowany, „00000001” – pakiet odrzucony; pozostałe stany zarezerwowane).
Interfejs bloku ładowania konfiguracji:
policy_we – inicjalizacja ładowania definicji reguł bezpieczeństwa,
address_we – zezwolenie na zapis konfiguracji wewnętrznej filtru adresów,
address_wr_data(87:0) – szyna danych konfiguracji wewnętrznej filtru adresów,
address_wr_addr(log2_ceil(liczba_reguł-1)+3:0) – szyna adresowa dla zapisu konfiguracji
wewnętrznej filtru adresów,
port_we – zezwolenie na zapis konfiguracji wewnętrznej filtru portów,
port_wr_data(27:0) – szyna danych konfiguracji wewnętrznej filtru portów,
port_wr_addr(log2_ceil(liczba_reguł-1)+3:0) – szyna adresowa dla zapisu konfiguracji
wewnętrznej filtru portów,
action_we – zezwolenie na zapis konfiguracji wewnętrznej pamięci akcji,
action_ram_data(7:0) – szyna danych konfiguracji wewnętrznej pamięci akcji,
action_wr_addr(log2_ceil(liczba_reguł-1)-1:0) – szyna adresowa dla zapisu konfiguracji
172