Niskomocowe przetworniki A/C dla potrzeb wielokanałowych układów
scalonych
Głównym celem rozprawy doktorskiej są badanie mające na celu opracowanie nowych architektur oraz rozwiązań układowych przetworników analogowo-cyfrowych do zastosowań w wielokanałowych scalonych systemach elektroniki odczytu detektorów cząstek oraz promieniowania jonizującego. Szczególny nacisk został położony na zajmowaną przez układ powierzchnie krzemu, jako że jest to jeden z istotniejszych parametrów w tego typu systemach, oraz niski pobór mocy.
Pierwszym omawianym układem jest STS-XYTER – wielokanałowy układ scalony przeznaczony do odczytu sygnałów z paskowych detektorów krzemowych w nadchodzącym eksperymencie Compressed Baryonic Matter w ośrodku FAIR, Darmstadt, Niemcy. Cele eksperymentu oraz ogólna architektura systemu są zaprezentowane, podczas gdy główny nacisk jest położony na projekcie podsystemu pomiaru amplitudy, zaimplementowanym jako matryca 5-bitowych przetworników flash. W układzie wykorzystano nowatorską metodę trymowania, której zadaniem jest korekcja napięć niezrównoważenie komparatorów oraz dowolne kształtowanie charakterystyki przejściowej przetwornika. Opracowane rozwiązanie ma dwu-stopniową architekturę, składającą się z globalnej referencji zgrubnej oraz lokalnych, precyzyjnych przetworników C/A, co pozwoliło na zmniejszenie powierzchni zajmowanej przez pojedynczy przetwornik korekcyjny blisko czterokrotnie, przy zachowaniu tej samej nieliniowości. Wyniki pomiarów potwierdzają poprawność projektu, a także wykazują 16-to krotną poprawę rozrzutów napięć progowych komparatorów. Według wiedzy autora, zaproponowana architektura systemu korekcji nie była dotychczas prezentowana w literaturze.
Drugim zaprezentowanym układem jest 7-bitowy kompensacyjny przetwornik A/C z redystrybucją ładunku o bardzo małej zajętości powierzchni, odpowiedni do systemów detekcji o budowie pikselowej. Architektura przetwornika jest zaprezentowana, źródła nieliniowości charakterystyki przetwarzania są przeanalizowane i ostatecznie przedstawiony jest proces optymalizacji w kierunku jak najmniejszej zajętości powierzchni układu. Wyniki pomiarów wykazują bardzo niską nieliniowość oraz dobrą wydajność energetyczną przetwornika. Powierzchnia krzemu zajmowana przez układ jest równa 90 µm × 95 µm, co jest jednym z najlepszych wyników dla tego zakresu rozdzielczości. Powyższe cechy pozwalają na zastosowanie zaprezentowanego przetwornika A/C w systemach o bardzo ograniczonej dostępnej powierzchni i małym budżecie mocy.
Ostatnim przedstawionym rozwiązaniem jest 4-bitowy przetwornik flash o bardzo małej powierzchni z dynamiczną kompensacją napięcia niezrównoważenia komparatorów, przeznaczony do szybkich pikselowych układów obrazowania promieniowania rentgenowskiego o rozmiarach piksela 100µm × 100 µm i mniejszych. Szybkość konwersji wynosząca 5 MS/s pozwala na prace z promieniowaniem o intensywności rzędu kilku milionów zdarzeń na sekundę na kanał. Układ został
zaimplementowany w dwóch technologiach CMOS – niedrogiej i szeroko stosowanej UMC 180 nm oraz nowoczesnej TSMC 40 nm. Zmiana technologii na nowszą pozwoliła na ponad dziewięciokrotnie zmniejszenie powierzchni układu oraz trzykrotne obniżenie poboru mocy, przy zachowaniu takich samych pozostałych parametrów. Otrzymane wyniki pozwalają na zastosowanie przedstawionego projektu przetwornika w przyszłych pikselowych systemach odczytowych.
Wszystkie cztery zaprezentowane przetworniki analogowo-cyfrowe zostały zaprojektowane (zarówno na poziomie schematu oraz planu masek), przygotowane do produkcji oraz scharakteryzowane eksperymentalnie przez autora samodzielnie.
Low power A/D converters for multichannel integrated circuits
The main focus of the thesis is the research towards finding ADC new architectures and design solutions for implementation in multichannel readout circuits used in radiation detection systems. The emphasis is put especially on the silicon area occupancy, as it is one of the most critical parameters in such systems, and low power consumption of the converter.
The first design is the STS-XYTER chip, a multichannel strip detector readout ASIC for the detection system in the forthcoming Compressed Baryonic Matter experiment at FAIR, Darmstadt, Germany. The experiment goals and overall system architecture are briefly discussed, while the main focus is put on the design of a pulse amplitude measurement system, implemented as a 5-bit flash ADC array. A novel trimming system architecture is proposed, to correct the comparator’s offset voltage and arbitrarily shape the ADC’s transfer characteristic. The proposed solution, basing on a two-stage architecture built of a global coarse reference and a local fine DAC, allows to reduce the area occupancy of a single trim DAC approximately four times, maintaining its monotonicity. The measurement results confirmed the correctness of the design and indicated an improvement in the comparator’s offset voltage spread by a factor of 16. To the authors knowledge, such solution has not been reported in the literature before.
The second design is a 7-bit low-power charge redistribution SAR ADC with very low-area occupancy, suitable for detection systems of pixel architecture. The charge redistribution architecture is explained, sources of ADC’s non-linearities are analyzed and finally a design optimization process towards the lowest area occupancy is presented. The experimental measurement results indicate very low nonlinearity and good energy efficiency of the converter. It also has very low silicon area occupancy of 90 µm × 95 µm, which is one of the best results for this resolution range. These properties allow to use the ADC even in systems with very-low area requirements.
The final design is a ultra-low area 4-bit flash ADC with dynamic offset compensation, dedicated to fast X-ray pixel imaging systems with pixel size of 100 µm × 100 µm and smaller. The sampling rate of 5 MS/s allows it to operate with the radiation intensity of up to few megahits per channel per second. The experimental measurement results of the designs implemented in two different CMOS manufacturing processes – widespread and inexpensive UMC 180 nm and modern TSMC 40 nm – are presented and compared. Migrating the design from 180 nm to 40 nm CMOS process decreased circuit area over nine times and power consumption three times, maintaining the same performance, which allows to feasibly implement it in future ROICs of pixel architecture.
All four presented ADCs were designed (at both schematic and layout level), sent for fabrication and experimentally characterized by the author himself.
