Programowalne dzielniki czestotliwosci

(1)

5. PROGRAMOWANE DZIELNIKI CZĘSTOTLIWOŚCI

5.1. Cel ćwiczenia

Celem ćwiczenia jest poznanie budowy, działania i niektórych zastosowań programowanych dzielników częstotliwości budowanych w postaci scalonej. 5.2. Wprowadzenie

5.2.1. Zasada działania dwójkowych i dziesiętnych programowanych dzielników częstotliwości

Programowany dzielnik częstotliwości (ang. rate multiplier) służy do dzielenia częstotliwości impulsów podawanych na wejście przez nastawiany współczynnik, zwykle nie będący liczbą całkowitą. Programowany dzielnik częstotliwości składa się z licznika o pojemności P i układu sumy logicznej dla iloczynów utworzonych z sygnałów

wyjściowych odpowiednich stopni licznika i wejściowego słowa binarnego

(odpowiadającego liczbie dziesiętnej M); częstotliwość – fWY impulsów wyjściowych tego

elementu nożna więc określić jako WY _P fWE M f   (5.1) przy czym 0M P1

Dodatkowo, impulsy wyjściowe programowanego dzielnika częstotliwości powinny być rozłożone w przybliżeniu równomiernie w czasie T1 odpowiadającemu jednemu cyklowi

pracy elementu, gdzie WE f P PT T₁   _(5.2)

zaś T - okres powtarzania impulsów wejściowych dzielnika. Jeśli w układzie dzielnika częstotliwości zastosowano licznik binarny złożony np. z n przerzutników, wówczas P = 2n_,

a uzyskany element nosi nazwę dwójkowego programowanego dzielnika częstotliwości; w przypadku zastosowania dekady liczącej mamy P = 10 a współczynnik podziału jest liczbą podaną w kodzie dwójkowo-dziesiętnym 8421 - uzyskujemy w ten sposób dekadę dziesiętnego programowanego dzielnika częstotliwości.

(2)

b)

Rys. 5.1. Trzy- bitowy binarny programowany dzielnik częstotliwości a) schemat układu, b) przebiegi czasowe napięć w różnych punktach układu

(3)

dzielnika częstotliwości. Bramki B0, B1, B2 dekodują odpowiednie stany licznika wraz z kolejnymi bitami m2 m1 m0 liczby M; w czasie jednego cyklu pracy licznika na wyjściu bramki

Bi (i = 0,1,2) pojawi się mi2i impulsów zaś liczba impulsów wyjściowych dzielnika będzie równa

sumie



 2 0 2 i i i

m - odpowiada więc liczbie binarnej m2m1m0 = M. Częstotliwość

powtarzania impulsów wyjściowych można określić jako 1 1 2 0 2 T M T m f i i i WY  



 (5.3)

Korzystając z (5.2) można wzór (5.3) - dla przypadku n - bitowego licznika - doprowadzić łatwo do postaci ogólnej (5.1).

Na rys. 5.1.b) pokazano przebiegi czasowe na wyjściach bramek Bi (i = 0,1,2) dla M = 9 = 111

= m2m1m0 oraz na wyjściu Z programowanego dzielnika częstotliwości gdy M = 5 = 101.

Z rys. 5.1 widać, że liczba wejść bramek Bi (i = 0,1,2) tworzących iloczyny logiczne

wzrasta liniowo wraz z liczbą n pozycji licznika; można spotkać schematy dwójkowych programowanych dzielników częstotliwości (szczególnie dla większej liczby bitów), w których maksymalna liczba wejść bramek jest zmniejszona.

Rys. 5.2. Schemat dziesiętnego programowanego dzielnika częstotliwości

Na rys. 5.2 podano schemat dziesiętnego programowanego dzielnika częstotliwości w którym licznik zlicza impulsy w kodzie 5421 zaś współczynnik podziału M jest wprowadzany w kodzie BCD. Omawiane układy programowanych dzielników częstotliwości są produkowane przez niektóre firmy jako bloki funkcjonalne MSI, np. firma Texas Instruments produkuje scalony 6-bitowy dwójkowy programowany dzielnik częstotliwości oznaczony jako SN74/5497 a także dziesiętny programowany dzielnik częstotliwości SN74/54167 (dane katalogowe tych elementów - patrz Dodatek B).

(4)

5.2.2. Wybrana zastosowania programowanych dzielników częstotliwości

Programowane dzielniki częstotliwości są używane w różnego rodzaju układach dzielników impulsów (częstotliwości) - wynika to wprost z ich zasady działania podanej w p. 5.2.1. Umożliwiają również, przy użyciu dodatkowych elementów cyfrowych (jak np. liczniki rewersyjne) modelowanie układów analogowych i generację przebiegów czasowych napięć o różnych kształtach.

Rys. 5.3. Schemat blokowy generatora napięcia schodkowo-trójkątnego i schodkowo-piłokształtnego

Na rys. 5.3 przedstawiono schemat blokowy generatora przebiegu

schodkowo-trójkątnego, który oprócz programowanego dzielnika częstotliwości F zawiera binarny licznik rewersyjny LR oraz czterobitowy przetwornik cyfrowo-analogowy (DAC).

Układ sterujący (US) przełącza wejścia licznika rewersyjnego tak, aby po zapełnieniu licznika nastąpiła zmiana kierunku zliczania na przeciwny. Jeśli w układzie z rys. 5.3.

impulsy z programowanego dzielnika częstotliwości będę doprowadzona stale tylko do jednego z wejść licznika rewersyjnego – napięcie uWY będzie miało postać przebiegu

schodkowo-piłokształtnego o częstotliwości WY fWE P P M f 1 '   (5.4)

gdzie P1 - pojemność licznika rewersyjnego.

W zależności od wykorzystywanego wejścia licznika LR (C+ względnie C-) napięcie uwy(t)

będzie albo narastało liniowo albo liniowo opadało. Częstotliwość przebiegu trójkątnego będzie dwukrotnie mniejsza niż podana wzorem (5.4). Jak widać z (5.4) częstotliwość fWY

można w obu przypadkach zmieniać w sposób cyfrowy przez zmianę współczynnika podziału M programowanego dzielnika częstotliwości.

Bardziej złożone przebiegi napięcia można uzyskać np. w układach ze sprzężeniem zwrotnym przez programowany dzielnik częstotliwości, obejmującym licznik rewersyjny. Przykładem takiego rozwiązania jest układ pokazany na rys. 5.4.a), którego działanie można opisać następująco. Po wyzerowaniu licznika LR, gdy współczynnik M podziału

programowanego dzielnika częstotliwości F2 jest równy zero, licznik zlicza impulsy o częstotliwości fWY przechodzące przez programowany dzielnik częstotliwości F1 i

doprowadzone na wejście C+ licznika poprzez układ antykoincydencyjny (UAK). W

miarę zliczania impulsów, gdy zawartość licznika LR wzrasta (tj. gdy rośnie

współczynnik podziału M dzielnika częstotliwości F2) pojawiają się również impulsy na wejściu C- licznika przechodzące przez programowany dzielnik częstotliwości F2.

Sygnały wejściowe obu dzielników mają tą samą częstotliwość (fWE = f’WE) i są

(5)

zgodnie z równaniem:

 

 ₀_1exp( )_  t M t m (5.5)

gdzie  = PT, czyli napięcie uWY(t) będzie przebiegiem schodkowo-wykładniczym

(a fWY) - przebiegiem wykładniczym, narastającym w czasie). Układ

antykoincydencyjny zapobiega zliczaniu impulsów pojawiających się na prze-mian na wejściu C- oraz C+ licznika, dzięki czemu przy t ustala się stan licznika.

Na rys. 5.4.b) podano modyfikację wyżej opisanego układu taką, że

 

₀exp( )  t M t m   (5.6)

Inne zastosowania programowanych dzielników częstotliwości (np. do pomiaru

stosunku dwóch częstotliwości, pierwiastka z ilorazu dwóch częstotliwości itp.) można znaleźć w literaturze [l].

Rys. 5.4. Schemat blokowy generatora napięcia schodkowo-wykładniczego a) narastającego w czasie, b) malejącego w czasie

(6)

5.3. Pytania sprawdzające

1o_{Jakie inne elementy można wykorzystać do dzielenia częstotliwości impulsów?}

Wskazać różnice między nimi, a programowanymi dzielnikami częstotliwości.

2o_{Wykazać, że licznik programowanego dzielnika częstotliwości z rys. 5.2 zlicza w}

kodzie 5421.

3o_{Opisać pracę synchronicznego licznika rewersyjnego typu 74193. Jak należy}

wykorzystywać wejścia C+ oraz C- tego licznika w czasie zliczania w przód i

wstecz?

4o_{Jak działa przetwornik cyfrowo-analogowy? Podać prosta realizację układową}

takiego przetwornika.

5o_{Wyprowadzić wzór (5.5) operując przyrostami m (w granicy, dm) zmian stanu}

licznika LR.

6o_{Objaśnić jak pracuje układ pokazany na rys. 5.4b?}

Wyprowadzić równanie (5.6) określające zmianę zawartości licznika LR w tym układzie.

(7)

5.5. Program ćwiczenia

W trakcie-ćwiczenia sprawdzony zostanie sposób działania scalonego dziesiętnego programowanego dzielnika częstotliwości typu 74167 oraz stosunkowo prostych generatorów przebiegów niesinusoidalnych; do budowy tych generatorów zastosowano 6-bitowe scalone binarne programowane dzielniki częstotliwości 7497.

5.5.1, Badanie scalonego dziesiętnego programowanego dzielnika częstotliwości 74167 Badania tego elementu można przeprowadzić zgodnie z tablicą 5.1, w układzie

pokazanym na rys. 5.5 w którym przycisk ZER. umożliwia wyzerowanie dzielnika zaś przycisk TAKT. - wprowadzanie pojedynczych impulsów na wejście zegarowe CK. Stan poszczególnych wyjść dzielnika częstotliwości i wejść CR oraz CK jest sygnalizowany zapaleniem się

odpowiednich diod elektroluminescencyjnych.

Uwaga 1: Wprowadzone w tablicy 5.1 skróty oznaczają: EO - Enable Output

EI - Enable Input. UC - Unity Cascade.

Współczynnik podziału programowanego dzielnika częstotliwości jest wprowadzany w postaci liczby binarnej tj.

DCBAD₂3C₂2B₂1A₂0 M

Uwaga 2: W odpowiednie kratki tablicy 5.1 należy wpisać "+" gdy dioda typu LED wskazująca stan danego wyjścia świeci się, zaś "-" gdy dioda ta nie świeci się.

5.5.2. Generatory przebiegów: schodkowo-trójkątnego i schodkowo-piłokształtnego

Połączyć generator według schematu przedstawionego na rys. 5.13. Łącząc ze sobą gniazdka SA1 i SA2 uzyskuje się generator napięcia schodkowo-trójkątnego. Jeśli natomiast do

gniazdka SA1 doprowadzony zostanie sygnał wysoki (H) względnie niski (L), zaś gniazdko

SA2 pozostanie nie połączone - uzyskuje się dwa różne generatory napięć

schodkowo-piłokształtnych.

W układzie z rys. 5.13 należy odrysować z ekranu oscyloskopu przebieg napięcia generatora impulsów prostokątnych (o częstotliwości fWE), sygnał wyjściowy binarnego

programowanego dzielnika o częstotliwości fWY oraz przebieg uWY(t) generatora dla dwóch

współczynników podziału programowanego dzielnika częstotliwości: M 001111 oraz M

= 101111 (patrz:

Uwaga l , p. 5.5.1) i wszystkich trzech możliwości połączenia gniazdka .SA1. Do

synchronizacji pracy oscyloskopu należy wykorzystać sygnały Y'+ lub Y'-.

Uwaga: Wszystkie przebiegi czasowe nożna zdjąć także korzystając z oscyloskopu jednostrumieniowego z. tym, że należy w takim przypadku starannie ustalić zależności czasowe pomiędzy zdejmowanymi przebiegami.

(8)

Rys. 5.13. Układ do badania generatora przebiegów: schodkowo-trójkątnego i schodkowo-piłokształtnego

5.5.3. Generator przebiegu schodkowo-wykładniczego

5.5.3.1. Badanie układu antykoincydencyjnego

Zmontować układ zgodnie z rys. 5.14 bez połączeń pokazanych liniami przerywanymi a następnie określić, na podstawie wartości napięcia uWY, stan wyjść licznika rewersyjnego LR

(QA, QB, QC oraz QD). Taki sam stan należy korzystając z zadajnika stanów logicznych

wprowadzić na wejście programujące dzielnika F1 (bity A4 oraz A5 ustawić w stanie niskim) i

obserwować na oscyloskopie przebiegi wyjściowe układu antykoincydencyjnego - punkty C* +

oraz C*

-. W ogólności, na wyjściach układu antykoincydencyjnego pojawią się w tych warunkach

pojedyncze impulsy - aby je usunąć należy nacisnąć przycisk zerowania ZER. Jeśli bez naciśnięcia przycisku ZER. na wyjściach C+ oraz C- nie będą pojawiały się impulsy to

niejednakowy stan obu dzielników częstotliwości F1 oraz F2 można uzyskać np. wyłączając i załączając ponownie napięcie UCC = 5V.

5.5.3.2. Badanie generatora

Połączyć układ według rys. 5.14 łącznie z połączeniami narysowanymi liniami przerywanymi. Odrysować z ekranu oscyloskopu przebiegi napięcia wyjściowego generatora GEN. l (o częstotliwości powtarzania fWE) oraz przebieg uWY(t) dla dwóch współczynników M

podziału programowanego dzielnika częstotliwości F1: M = 001111 oraz M = 000100. Jako sygnał synchronizacji zewnętrznej oscyloskopu należy wykorzystać przebieg wyjściowy generatora zerowania GEN. 2 (o częstotliwości f’

WY).

Uwaga: Przebiegi czasowe napięć można także zdjąć przy pomocy oscyloskopu jednostrumieniowego - w takim przypadku należy jednak starannie ustalić współzależności

(9)

(10)

5.6. Tematy do opracowania

5.6.1. Na podstawie wyników pomiarów przeprowadzonych w p. 5.5.1 narysować pod sobą przebiegi czasowe sygnału taktującego CK (zegara) oraz napięcia na wyjściach Z i Y programowanego dzielnika częstotliwości dla pozycji 1...5 tablicy 5.1 pamiętając. że czerwona dioda LED świecąc wskazuje stan wysoki zaś zielona dioda LED - stan niski.

5.6.2. Na podstawie przebiegów czasowych narysowanych w p. 5.6.1 narysować w sposób teoretyczny przebieg czasowy na wyjściu Z programowanego dzielnika częstotliwości dla M = 0111 i sprawdzić go z wynikami poz. 6. tablicy 5.1.

5.6.3. Przedyskutować pracę programowanego dzielnika częstotliwości w warunkach odpowiadających poz. 7 tablicy 5.1.

5.6.4. Jakim zmianom ulega praca programowanego dzielnika częstotliwości w warunkach odpowiadających poz. 8 i 9 w stosunku do poz. 5 tablicy 5.1? Jak można wykorzystać wejścia EI, UC oraz wyjścia E0, Y programowanego dzielnika częstotliwości?

5.6.5. Na podstawie odrysowanych z ekranu oscyloskopu w p. 5.5.2 przebiegów czasowych określić częstotliwość fWE i współczynnik wypełnienia napięcia wyjściowego

generatora impulsów prostokątnych GEN. 1. Określić także częstotliwości przebiegów napięć schodkowo-trójkątnego i schodkowo-piłokształtnego dla M = 001111 i M = 101111.

5.6.6. Uzasadnić na podstawie schematu układu sterującego (rys. 5.8) przebiegi czasowe uWY(t) zdjęte w p. 5.5.2 dla różnych połączeń gniazdka SA1.

Dlaczego napięcia uWY(t) są zawsze ujemne? Dlaczego poszczególne schodki w napięciu

uWY(t) mają różną szerokość?

5.6.7. Uzasadnić sposób postępowania podany w p. 5.5.3.1. dotyczący badania układu antykoincydencyjnego. Objaśnić pracę układu z rys. 5.11.

(11)

5.6.8. Uzasadnić przebiegi czasowe uWY(t) zdjęte w p. 5.5.3.2. dla różnych

współczynników podziału M dzielnika częstotliwości F1.

5.7. Literatura

1. P. Misiurewicz, M. Grzybek : Półprzewodnikowe układy logiczne, WNT Warszawa 1975, s.177-181, 289-292.