Przedmiotem niniejszej pracy jest projekt wielokanałowego układu scalonego do odczytu matryc detektorów półprzewodnikowych o dużej liczbie atomowej Z, pracującego w trybie zliczania pojedynczych fotonów, dla potrzeb obrazowania cyfrowego. Zaprojektowany układ powinien charakteryzować sie możliwością pracy zarówno z detektorami typu AC jak i DC, niskim poziomem szumów jak i możliwością pracy z dużą częstością impulsów wejściowych.
Pierwszym krokiem do zaprojektowania układu było przeprowadzenie analizy pracy układu z prądem upływu detektora i jego wpływu na kluczowe parametry (szumy, liniowość, etc.). Przeprowadzona analiza szumowa wskazuje na konieczność zastosowania w torze odczytowym układu kształtującego z możliwością doboru czasu tp, w celu uzyskania minimalnej wartości szumów zarówno przy pracy z detektorami typu AC jak i DC.
Na podstawie wyników analiz, zaproponowano architekturę układu pod nazwą SXDR64. Uwzględnia ona dodatkowo efekty rozrzutów poziomów stałych na wyjściach poszczególnych stopni. W pracy zaprezentowano wyniki testów układu SXDR64 oraz pomiarów z detektorami krzemowymi (typu AC i DC) i detektorami CdTe typu DC.
Wnioski z eksperymentów przeprowadzonych z układem SXDR64 zostały wykorzystane do utworzenia kolejnej, ulepszonej wersji układu - SXDv2. W nowej wersji układu wprowadzono cyfrową korekcję dla prądu upływu detektora, dzięki czemu układ SXDv2 może pracować z prądami upływu o większej wartości niż poprzedni układ. W pracy znalazły sie również wyniki pomiarów układu SXDv2 z detektorem krzemowym typu AC oraz z detektorami CdTe typu DC, pracującymi w trybie zbierania elektronów i dziur.
The goal of this PhD thesis was to present the design of an Application Specific Integrated Circuit (ASIC) for matrices of high Z semiconductor detectors, with the ASIC working in a single photon counting mode. The designed ASIC should operate with both AC and DC coupled detectors with low noise and high rate of input pulses.
The design started with the analysis of the leakage current influence on the circuit performance (noise, linearity, etc.). Based on this analysis each channel of the fron-end electronics was equipped with the shaper with the selectable peaking time to obtain low noise performance for both AC and DC detectors. W
The architecture of 64-channel ASIC called SXDR64 was proposed. The circuit has the DC level correction feature implemented in every channel. The results of the tests with the SXDR64 together with measurements with Si (both AC and DC coupled) and CdTe detectors were presented.
Based on conclusions drawn from the experiments with SXDR64, the new upgraded version was developed, and called SXDv2. In this ASIC the digital correction of the leakage current was implemented. Due to this implementation the SXDv2 can operate with higher leakage currents than the former circuit. The results of the experiments with SXDv2 with AC Si detectors and DC CdTe detectors (working in holes and electrons collection modes) were also presented.
