ZESZYTY NAUKOWE POLITECHNIKI ŚLĄSKIEJ Serioj AUTOMATYKA z. 49
_______1979 Nr kol. 612
Bolesław POCHOPIEŃ
Instytut Informatyki Czasu Rzeczywistego Politechniki Śląskiej
SYNTEZA LICZNIKÓW ASYNCHRONICZNO-SYNCHRONICZNYCH
Streszczenie. W pracy przedstawiono metodę syntezy liczników asynchroniczno-synchronicznych realizowanych z zastosowaniem prze
rzutników synchronicznych. Metodę zilustrowano licznymi przykładami.
Proponowane w pracy postępowanie pozwala stosunkowo łatwo uzyskać realizacje liczników asynchroniczno-synchronicznych nie bardziej złożone od ich odpowiedników synchronicznych lub asynchronicznych.
1. LICZNIKI
Licznikiem nazywa się sekwencyjny układ cyfrowy, który pod wpływem im
pulsów wprowadzanych na wejście licznikowe generuje na swoich wyjściach zadanę sekwencję różnych stanów. Stan wyjść licznika określa Jednoznacz
nie ilość impulsów wprowadzonych na wejście licznikowe o ile ich numera
cja rozpoczyna się od impulsu wprowadzonego do licznika będęcego w wyróż
nionym stanie (uważanym za stan początkowy), a ilość tych impulsów nie przekracza pojemności licznika.
Pojemność P (okres, długość cyklu) licznika odpowiada liczbie zada
nych stanów wyjść, które są generowane cyklicznie. Licznik o pojemności P określany Jest Jako licznik zliczający impulsy od O do P-l (licznik mo- dulo P).
Liczbę elementów pamięci (przerzutników) potrzebnych do realizacji li
cznika modulo P określa zależność:
gdzie N - liczba przerzutników.
W zależności od sposobu pracy wśród liczników wyróżnia się zasadniczo:
- liczniki synchroniczne, - liczniki asynchroniczne.
W licznikach synchronicznych zmiany kolejnych stanów wyjść następują prawie równocześnie w chwilach określanych zmianami na wejściu liczniko
wym. Przy realizacji tych liczników z wykorzystaniem przerzutników syn
chronicznych wejście licznikowe stanowię zwarte wszystkie wejścia taktu-
Jęce (zegarowe) C. Zwieranie wejść taktujęcych powoduje silne obciężanie, a tym samym ogranicza dopuszczalnę liczbę stopni.
W licznikach asynchronicznych zmiany kolejnych stanów wyjść następuję niesynchronicznie z sygnałem wejściowym. W typowym liczniku asynchronicz
nym przerzutniki połęczone sę ze sobę szeregowo w ten sposób, że wyjście każdego z nich Jest połęczone z wejściem taktujęcym następnego. W ten sposób ostatni przerzutnik (ostatni stopień) zmienia swój stan po cza
sie będęcym sumę czasów propagacji wszystkich poprzednich. Mimo tych wad liczniki asynchroniczne sę często stosowane w układach automatyki, gdyż szybkość działania nie jest zazwyczaj istotnym ograniczeniem; okresy przej
ściowe można zlikwidować dodatkowym bramkowaniem (przy dekodowaniu sta
nów), natomiast ważnę zaletę jest ich prosta budowa [b], Projektowanie liczników asynchronicznych wymaga zwrócenia uwagi na zjawisko hazardu.
Często stosuje się rozwięzania pośredęie, tzn, łęczy się ze sobę szere
gowo liczniki synchroniczne (liczniki asynchroniczno-synchroniczne).
2. SYNTEZA LICZNIKÓW
Znane sę metody syntezy i analizy [l,2,3,4,5,6,7,8,9] - liczników synchronicznych,
- liczników asynchronicznych,
- liczników asynchroniczno-synchronicznych, realizowanych przez szerego
we połęczenie liczników synchronicznych.
Spotykane w literaturze dosyć często proste rozwięzania układowe licz
ników asynchroniczno-synchronicznych (rzadko odpowiadajęce strukturze o- statnio wymienionej) skłoniły autora do podjęcia próby opracowania sposo
bu syntezy takich liczników. Poszukiwanie takiem metody może być uzasad
nione m.in. optymalizację układowę struktur scalonych.
3. SPOSÓB SYNTEZY LICZNIKÓW ASYNCHRONICZNO-SYNCHRONICZNYCH
Zakłada się, że do realizacji tych liczników mogę być zastosowanej>rze- rzutniki synchroniczne OK, T(O-K), D:
- jednostopniowe (wyzwalane zboczem dodatnim C » O — i lub zboczem ujem
nym C » 1-— O),
- dwustopniowe (Master-Slave).
Tablicę wzbudzeń dla tych przerzutników podano na rys. 1.
3.1. Sformułowanie problemu
W celu zaprojektowania lioznlka modulo P o wyjśoiach Q0 *®1** *'^N-l (wyjścia przerzutników), który przy wprowadzaniu impulsów na wejśoie
Synteza liczników asynchronlczno-synchronicznych 103
licznikowe przechodzi cyklicznie przez P wyróżnionych stanów O1 gdzie Qi = (Qq> . >Qj » . • . ) dla i “ 0,l,...fP-l należy dla każdego z przerzutników określić funkcje wzbudzeń dla:
- wejść taktujących C
- wejść informacyjnych W j <3 , ! Tj lub Dj '' pozwalające zrealizować zadane sekwencje.
_ j ? L - T t u* Kt D*
0 0 0 0 0 0
0 1 1 1 0 1
1 0 1 0 1 0
1 1 0 0 0 1
Rys. 1. Tablica wzbudzeń przerzutników synchronicznych
Q 0 Q< Gn m
w ,.
kz ■
(impulsy 2tic20ne)
Co
c,
W E U K
C
n-1
I ,
B PI ł
i .
- oo Q,
N-1
Rys. 2. Schemat blokowy liczpika
WEUK - wejściowy układ kombinacyjny, BP *- blok pamięci
Schemat blokowy projektowanego licznika przedstawiono na rys. 2. W przypadku ogólnym funkcje wzbudzeń przerzutników mają postać:
C * C(x ,k^,...,k^ i Qq .• •. ^
1 ■* l(x,kj,., • i k^ , Qq t • • • j ^ gdzie:
x - sygnał wejściowy (impulsy zliczane),
k - sygnały zewnętrzne (np. pojemność licznika, kierunek zliczania).
C - sygnały wejść taktujących przerzutników, I - sygnały wejść informacyjnych przerzutników.
3.2. Zmiana stanu wylść przerzutników synchronicznych
Zmiana stanu wyjście Q przerzutnika następuje zgodnie z tablicę wzbu
dzeń (rys. l) odpowiednio w chwilach zmiany stanu sygnału taktujęcego C C = 0 — 1 - dla przerzutników wyzwalanych dodatnim zboczem, C = 1 O - dla przerzutników wyzwalanych ujemnym zboozem lub przerzut
ników Master-Slave.
Na rysunku 3 zestawiono przebiegi czasowe sygnałów C, T oraz D wymaga
ne dla prawidłowej realizacji przejść Q = O 1 lub Q = 1 — -O przerzut
ników jedno- i dwustopniowego wyzwalanie.
3.3. Opis sposobu określania funkcji wzbudzeń
Funkcje wzbudzeń Cj oraz określić można na podstawie znajomo
ści kolejnych sekwencji stanów wyjścia Qj w sposób następujęcy:
1) wypisać kolejne sekwencje stanów wyjść w kolumnach,
2) określić wyjście o największej liczbie zmian stanów i zrealizować od- powiadajęcy mu stopień Jako synchroniczny,
3) dla wszystkich wejść taktujęcych określić ich stan, jaki powinien być w chwilach zmiany wyjścia (Q = 0 — 1 .lub Q = l-«-0) w zależno
ści od sposobu wyzwalania przerzutnika, zgodnie ze schematem przedsta
wionym na rys. 4,
4) określić wprost z tablicy (rys. 4) lub po przejściu na siatki Karnaugha wyrażenia na ( ^ ,... ,kR , Qq ,... ,QN_1 ),
5) wpisać kolejne stany w kolumnie dla wszystkich sekwencji cyklu zgodnie z uzyskanę zależności?:
Cj = Cj (ka'**-'kR< Qo" * " QN-1)
6) w oparciu o tablicę wzbudzeń, wykresy przedstawione na rys. 3 oraz zna
jomość przebiegu uzupełnić odpowiednie stany w kolumnie I ^ , a na
stępnie określić funkcje:
Xj - V kl kR' « 0 W
Należy zwrócić uwagę na fakt, że w przypadku wystąpienia na wyjściu w kolejnych chwilach wyznaczanych przez sygnał zliczany przynajmniej jed
nej zmiany typu Qj = 0 — 1-»-O lub = 1 — -O ——1 , funkcje wzbudzeń wejść informacyjnych I można określić tylko jak dla licznika synchro
nicznego w odniesieniu do sygnału zliczanego.
Synteza liczników asynchronlczno-synchronlcznych 105
Rys.
a
aj ,C
I 1 ‘ ..I.
aQ
I L O Z
■ 0 _ n r ~ L _ t
j_i_ l
o o
lg~ n o
t r ■ n o - t i i ... ....1 0 i
i . i
I T 1 lT ,
\ ; \ t d . \ t
i
k i > i
1
D 1
I " 4 M * 1 0 , 0 *
f Q o J T *
0 1
4 U L . *
A C \ c
O a. O r 0 4 1 0 t
i •
A T 1 f T
1 4 i i ™ 1 * 4 * 4 \ *
i i
A T > '
I
[ D i4 4 i T
0 i 0 1 tt Q
o ! o
r r * 4! -1 L o t
3. Realizacja przejść Q » O — 1 i Q = 1 — O dla przerzutników syn
chronicznych
i wyzwalanych dodatnim zboczem, b) wyzwalanych ujemnym zboczem, o) Master-Slaye
Rys. 4. Tablica zależności sygnału taktującego
3.4. Przykłady syntezy liczników jednokierunkowych Przykład 1
Zrealizować asynchroniczno-synchroniczny licznik modulo 6, zliczający impulsy w kodzie 421 z zastosowaniem:
- przerzutników OK (Master-Slave) - OK M-S,
- przerzutników D wyzwalanych dodatnim zboczem - D E-T (Edge-Triggered), - przerzutników D zrealizowanych z przerzutników OK M-S.
W celu określenia funk
cji wzbudzeń przerzutników OK wygodnie poełużyć się siatkami Karnaugha funkcji wzbudzeń przerzutnika T £9].
Na rysunku 5 przedstawio
no pierwszy krok syntezy li
cznika aeynchroniczno-syn- chronicznego modulo 6. Bez
pośrednio z uzyskanej tabli
cy (bez potrzeby tworzenia siatki Karnaugha) łatwo o- kreślić:
- dla realizacji OK M-S i D M-S .
Kod ~Przerzułnik
zUczania U K M-S D E -T D M - s Q2 Q , Qo Cz Ci Cz C i C z C i
0 0 0 0 A 0
0 0 1 1 0 A
0 1 0 0 1 0
0 1 a 1 1 0 0 1 A
i 0 0 0 0
1 1 0 0
i 0 1 1 0 1
Rys. 5. I krok syntezy licznika modulo 6 - dla realizacji D E-T
Synteza liczników asynchronlczno-synchronlcznych 107
Uzyekane zależności pozwalaję uzupełnić kolumnę , a następnie utwo
rzyć kolumny oraz w oparciu o znajomość oraz (drugi krok syntezy - rys. 6).
K o d P rz e m u łn ik
z lic z a n ia 3 K M - 5 p E - T V M - s
q2 0 , Oo. c 2= c , T2 ►P II o•X o" II (J
P ż D,
0 0 0 0 0 'I 1 0 0 0 0 1
0 0 1 0 'I 0 0 1 1 0 1
0 1 0 0 1 0 1 0 1 0
0 1 1 i 0 1 0 1 1 0
í 0 0 0 1 0 1 i 0 0 0 0
-i 0 1 1 1 0 0 0 0 1 0 0
Rys. 6. II krok syntezy licznika modulo 6
Q:
Qi Qo
oo ot u \0
0 0 1 1
'/ / / V AW
7 7 / V //
V //
V //
m
\
Q< Qz
<3*
0
1
oo 01 u <0 Q,Q0 o o o i i i 10
0 0 4 0 0 0 0 -I 1
4 0 1 0 0
Q(Q0
B i
Q,Oc 00 01 11 10
QŁ 0
00 01 n 10
0 0 1 4 \ 0 0
0 0 1 0 0
Rys. 7. Siatki Karnaugha dla wejść informacyjnych przerzutników w liczni
ku modulo 6
Z siatek Karnaugha (rys. 7 ) uzyskanych z tablic zależności (rys. 6) o- trzymuje aię
- dla realizacji OK M-S
k2 » 1 K1 » 1
/
A
Rys. 8. Schematy logiczne asynchroniczno-synchronicznego licznika modulo 6 z zastosowaniem przerzutników
a) OK M-S, b) D E-T, o) D M-S
Synteza liczników asynchroniczno-aynchronlcznych 109
- dla realizacji D E-T
D 2 - Q j Q 0 ♦ Q 2 Q 0 ♦ Q ^ o
- dla realizacji D M-S d2 - Ql Dl - 52!51 Dla tego przypadku oczywiście:
C0 - X 30 " K0 “ 1 °0 " 50
Schematy logiczne uzyskanych realizacji licznika modulo 6 przedstawio
no na rys. 8.
W przypadku realizacji synchronicznej uzyskuje się odpowiednio:
- dla realizacji 3K
° 2 “ Q1Q0 ° 1 ' 52Q0 30 - 1 ' K2 “ Q0 K1 “ «0 K0 “ 1
C2 “ C1 “ C0 “ X - dla realizacji D
°2 “ Q2^0 + Q1Q0 D1 ” ^2^1°0 + « A Dq - ¡30 C2 “ C1 “ C0 “ X Przykład 2
Zrealizować asynchronlczno-synchronicznę dekadę (licznik modulo 10) dodajęcę Impulsy w kodzie 8421 z zastosowaniem przerzutników DK M-S.
Postępując w sposób analogiczny Jak w przykładzie poprzednim, uzyskuje się:
- po pierwszym kroku:
X■OO 0 u 1
ci ■ Q0 C2 “ Q0 lub C2 - Q1 drugim kroku:
o3 - OgO* s - 1
31 - *1 - 1
HOn
0n
dla O w ■ o o 32 “-K2 ■ 1 dla c2 - 0, 30 - K0 - i
Na rysunku 9 przedstawiono schemat logiczny dekady w wersji prostszej (C2 “ Ql >*
Rys. 9. Schemat logiczny asynchroniczno-synchroniczny dekady
Dla realizacji tej samej dekady w wersji synchronicznej uzyskuje się następujęce zależności:
W o
Q1Q0 53qo
q i q o
K0 - 1
3.5. Przykład syntezy licznika rewersy!nego modulo 6 Przykład 1
Zrealizować rewersyjny asynchroniczno-synchroniczny licznik modulo 6 (k=0 - dodawanie, k«l — odejmowanie).
Przebieg kolejnych etapów syntezy liczników rewersyjnych lub o różnej pojemności jest analogiczny Jak dla przypadku liczników Jednokierunkowych.
Sygnał kierunku zliczania uwzględnia się na etapie tworzenia tablic za
leżności i siatek Karnaugha.
Na rysunku 10 przedstawiono kolejne kroki syntezy projektowanego licz
nika oraz Jego schemat logiczny.
Oz
j ł X Ji
1
% Q0
o o Ko Qo
Q0
t > r C H JL
£ >
3« u, Ci Ki Qi
0 ,
£ >
3 t 0, JL
JL kz 14
Rys. 10. Schemat logiozny asynchroniczno-synchronlcznego licznika nodulo 6
Synteza liczników asynchronlczno-synchronicznych 111
W rozwiązaniu tym!
C2 “ Ci “ k50 + “ k ® Q0 32 « k © Qa K2 - 1
" kQ2 + C32 Kx - 1 •
C,
W przypadku realizacji tego licznika w wersji synchronicznej uzyskuje się odpowiednio!
3.6. Podsumowanie
Przedstawiony w pracy sposób syntezy liczników asynchroniczno-synchro- nicznych pozwala uzyskać realizacje układowe nie bardziej złożone niż w przypadku realizacji Synchronicznej oraz asynchronicznej. Fakt ten może mieć istotne znaczenie ze względu na optymalizację układową struktur sca
lonych. Podobnie Jak przy syntezie liczników asynchronicznych należy zwra
cać uwagę na zjawisko hazardu w przypadku stosowania kodu o dużej liczbie równoczesnych zmian między dwoma kolejnymi stanami wyjść.
LITERATURA
[l] Anderson W.D. 1 inni: Projektowanie układów z TTL obwodami scalonymi.
Ośrodek Informacji o Energii OędroweJ. Warszawa 1973.
[2J Kalisz 0.! Cyfrowe układy scalone w technice systemowej. Wyd. Min.
Obrony Narodowej. Warszawa 1977.
[3] Kohonen T . : Elementy i układy elektronicznych maszyn cyfrowych. WNT, Warszawa 1975.
[4] Misiurewicz P. , Grzybek M. : Półprzewodnikowe układy logiczne. WNT, Warszawa 1975.
[5J Morris Mano M. : Projektowanie’systemów logicznych maszyn cyfrowych.
WNT, Warszawa 1975.
[6] Peatman 3.B. : Projektowanie systemów cyfrowych. WNT, Warszawa 1976.
[7] Siwiński 0.! Układy przełączające w automatyce. WNT, Warszawa 1968.
[8] Traczyk W.: Układy cyfrowe automatyki. WNT, Warszawa 1974.
[9] Wagner F.: Liczniki elektroniczne w przemysłowych układach sterowa- 02 - SQlQ0 ♦ kOjCj,
31 ” ^ 2 ^ 0 + *^2^0
k2 - Eq0 + k30 = k © Q0 K1 “ CQ0 + XS0 - k © Q0
nia. WNT. Warszawa 1971.
CHHTE3 ÁCHHXPOHHO-CHHZPOHHHX CHETHHKOB P e 3 » m e
B o T a T i e n p e x c r a B j t e H M e i o x C H H i e 3 a a c H m c p o H H O - C H H x p o H H H X o q e T H H K O B , n o - C T p O e H H H X H a C H H X p O H B U Z T p H I T e p a X . M e T O X H JL H D C T p H p y e T C H M H O rO H H C X e H H liU H n p a - u e p a u H . n p e x a a r a e M H t t M e i o x n o 3 B O J t H e i e p a B H H i e x B H O x e r i c o n o o i p o H T B a c H H x p o H - H O - O H H r p O H H H e C H B T H H K H , K O H C T p y K U H S K O T O p H X H e 0 X 0 3 3 0 6 H X C H HX pO H H LIX 9 K B H -
BBJI6HT0B •
THE SYNTHESIS OF ASYNCHRONOUS-SYNCHRONOUS CONTER
S u m m a r y
The paper presents a method of synthesis of the asynchronous-synchro
nous counters with application of the synchronous flip-flops. Many exam
ples are presented to ilústrate this method. The proposed procedure makes it possible to obtain the realization of the asynchronous-synchronous coun ters being not more complicated than the synchronous or asynchronous ones with relative ease.
