Laboratoryjny miernik bitowej stopy błędu
Streszczenie: Artykuł opisuje laboratoryjny miernik bitowej stopy błędu, zaprojektowany oraz wykona- ny w ramach pracy dyplomowej w Katedrze Elek- troniki AGH. Omówiono skrótowo budowę oraz zasadę działania typowego, nowoczesnego miernika stopy błędu. Przedstawiono również sposób obsługi urządzenia oraz przykładowy układ pomiarowy.
Miernik zbudowano w oparciu o układy progra- mowalne CPLD firmy Xilinx oraz mikrokontroler rodziny ATmega firmy Atmel.
1. WSTĘP
Głównym kryterium oceny jakości cyfrowych syste- mów transmisyjnych jest poprawność interpretacji w części odbiorczej informacji wysyłanej przez nadajnik.
Podstawowe metody pozwalające na przeprowadzenie takiej oceny to m.in. analiza wykresu oczkowego, pomiar fluktuacji fazy (jittera) oraz pomiar bitowej stopy błędu BER (ang. Bit Error Rate), definiowanej jako iloraz liczby błędnie odebranych bitów n i liczbye wszystkich odebranych bitów N :e
.
e e
N BER= n
Najnowsze systemy transmisyjne posiadają stopę błędu na poziomie 10-12 i mniej. Jednak w dalszym ciągu istnieje potrzeba pomiarów ich parametrów za- równo w warunkach laboratoryjnych jak i podczas normalnego użytkowania.
Niniejszy artykuł przedstawia opis konstrukcji uni- wersalnego, laboratoryjnego miernika bitowej stopy błędu, umożliwiającego testowanie systemów transmi- syjnych w zakresie szybkości transmisji od 50 do około
200 Mbit/s. Badany system może być testowany za pomocą dwóch różnych sekwencji pseudolosowych, przy czym zegar transmisyjny może być przesyłany osobno lub odtwarzany z danych docierających do odbiornika. Do miernika mogą być doprowadzone sygnały w standardzie LVTTL, LVPECL lub PECL.
Jego obsługa w całości odbywa się za pomocą prostego interfejsu użytkownika, składającego się z klawiatury, kilku diod LED oraz dużego wyświetlacza alfanume- rycznego LCD. Głównymi elementami użytymi do budowy miernika są programowane układy CPLD z rodziny CoolRunner-II firmy Xilinx oraz mikrokon- troler ATmega64L firmy Atmel. Pozostałe to specjali- zowane układy scalone firm Maxim, Gennum, On Semiconductor i Texas Instruments, realizujące kon- kretne funkcje takie jak: generowanie zegara transmi- sji, opóźnienie sygnału, odtwarzanie zegara, multiplek- sacja czy translacja poziomów logicznych.
2. ZASADA DZIAŁANIA MIERNIKA BER W celu zmierzenia bitowej stopy błędu na wejście badanego systemu transmisyjnego podajemy sygnał testowy. Najczęściej jest to sygnał pseudoprzypadkowy PRBS (ang. Pseudo-Random Binary Sequence), dość dobrze naśladujący sygnał występujący podczas nor- malnej transmisji danych. Po przejściu przez badany system sygnał dociera do detektora błędów, gdzie jest porównywany (najczęściej za pomocą bramki XOR) z generowanym lokalnie identycznym sygnałem wzor- cowym. Występujące różnice są zliczane i rejestrowane jako błędy [1]. Schemat blokowy układu do mierzenia BER przedstawia rys. 1.
Do poprawnego pomiaru bitowej stopy błędu ko- nieczne jest dokładne zsynchronizowanie ciągów
Rys. 1. Układ do pomiaru bitowej stopy błędu.
nadawanego i odbieranego. Synchronizacja na pozio- mie bitowym wymaga, aby oba ciągi posiadały tą samą częstotliwość. Dlatego ciąg generowany w odbiorniku wykorzystuje sygnał zegarowy z nadajnika przesyłany osobnym traktem, lub też odtwarzany z odbieranych danych. Symbole badanego sygnału powinny być rów- nież próbkowane w ściśle określonych chwilach cza- sowych, zapewniających najkorzystniejszą wartość stosunku sygnał/szum (na przykład w środku czasu trwania elementów wzorcowych). Następnym etapem jest zapewnienie synchronizacji na poziomie sekwen- cji. Oznacza to, że w chwili porównania (przy założe- niu braku błędów) oba ciągi powinny przyjmować kolejno takie same wartości [1].
Do generacji sygnału PRBS najczęściej wykorzystuje się skrambler (rys. 2), czyli rejestr przesuwny ze sprzę- żeniem zwrotnym, wytwarzający szeregową sekwencję bitów, zależną od m-tego i ostatniego (n-tego) bitu rejestru. Układ ten przyjmuje po kolei K stanów, po- wtarzających się okresowo co K bitów, gdzie
1. 2 −
= n K
Dla pewnych wartości m i n można uzyskać maksy- malnie długie ciągi zer i jedynek. Warunkiem jest nie- redukowalność wielomianu xn+xm+1 [3]. Wartości współczynników m i n spełniające powyższe założenie i wykorzystane w opisywanym mierniku przedstawio- no w tabeli 1.
W odbiorniku znajduje się taki sam scrambler jak w nadajniku, z tą jednak modyfikacją, że można w nim rozpiąć sprzężenie zwrotne, tak by napełnić scrambler bitami pochodzącymi z sygnału odbieranego (rys. 3).
Nad przełączaniem czuwa układ synchronizacji, mo- nitorujący stopę błędu. W stanie synchronizmu prze- łącznik znajduje się w pozycji A, do bramki zliczającej błędy doprowadzane są bity z obu ciągów. Układ kon- trolny na bieżąco sprawdza czy synchronizm nie został zgubiony. Jeśli tak – przełącznik przechodzi do pozycji B, scrambler zostaje więc napełniony bitami z sygnału testowego. Po ponownym przełączeniu do pozycji A synchronizacja jest już odzyskana (przy założeniu, że stopa błędu jest na odpowiednio niskim, wcześniej ustalonym poziomie) [1]. Dwa takie same niezsyn- chronizowane sygnały pseudolosowe posiadają BER na poziomie około 0,5. Kryterium synchronizacji musi więc być niższe od tej wartości.
3. REALIZACJA UKŁADOWA MIERNIKA BER Schemat blokowy generatora sygnału testowego przedstawiono na rys. 4. Jego głównymi składnikami są układ zegarowy, linia opóźniająca oraz generator pseudolosowy. Pozostałe to układy zapewniające dopa- sowanie poziomów logicznych i dystrybucję zegara oraz interfejsy wyjściowe.
Zegar transmisji w standardzie różnicowym LV- PECL wytwarzany jest w generatorze zbudowanym na układzie NBC12439. Źródłem sygnału referencyjnego dla układu NBC12439 jest wewnętrzny oscylator kwarcowy jednak opcjonalnie może być to sygnał zewnętrzny. Uzyskiwany zegar transmisji zawiera się w granicach od 50 do 200 MHz. Dolna granica często- tliwości wynika z możliwości układu generatora zega- rowego NBC12439, górna jest zdeterminowana przez parametry czasowe układów programowalnych Co- olRunner-II. Sygnał zegarowy jest następnie rozdziela- ny w układzie dystrybucji 1:2 skąd dociera do linii Rys. 2. Skrambler w nadajniku.
Rys. 3. Skrambler w odbiorniku.
Tabela 1. Wielomiany generujące maksymalnie długie sekwencje.
Wielomian Długość generowanej sekwencji
1
6
7 +x +
x 27 −1 bitów
18 1
23 +x +
x 223 −1 bitów
opóźniającej oraz poprzez translator LVPECL/LVTTL do generatora pseudolosowego zbudowanego na ukła- dzie XC2C32. Zegar (LVPECL) po przejściu przez linię opóźniającą MC100EP195 zamieniany jest na standard LVTTL i doprowadzony do odbiornika w przypadku, gdy ten nie odtwarza zegara z otrzymywa- nych danych. Maksymalne możliwe do uzyskania opóźnienie wynosi około 10 ns (połowa okresu dla 50 MHz) więc jest wystarczające w tej aplikacji. Te- stowy sygnał pseudolosowy może być przekazywany do badanego systemu transmisyjnego w standardzie LVPECL, PECL lub LVTTL (ten ostatni tylko dla częstotliwości 50 MHz). Wybór takich a nie innych standardów elektrycznych dla toru transmisyjnego był podyktowany chęcią dopasowania ich do posiadanego w laboratorium sprzętu pomiarowego.
Potrzeba zastosowania linii opóźniającej w przypad- ku bezpośredniego dostarczania zegara do odbiornika wynika z konieczności próbkowania sygnału odbiera- nego w ściśle określonych chwilach czasowych (na przykład w środku czasu trwania bitu). Badane syste- my transmisyjne mogą wnosić różne opóźnienia, nie sposób więc przewidzieć relacji między zboczem zega- ra a danych. Próbkowanie danych w pobliżu ich zboczy spowodowałoby stany metastabilne w przerzutnikach zawartych w układzie odbiornika na skutek niespełnie- nia ich wymogów czasowych [5]. Wykonane w tej sytuacji pomiary byłyby obarczone dużym błędem.
Główną funkcją generatora pseudolosowego zbudo- wanego na układzie programowalnym XC2C32 jest wytwarzanie sekwencji pseudoprzypadkowej. Odbywa się ono za pomocą scramblera zbudowanego z rejestru liniowego, składającego się z 23 przerzutników. W zależności od tego, skąd wyprowadzone jest sprzężenie oraz wyjście rejestru wytwarzane są dwie sekwencje, opisane przez wielomiany x7+x6+1 i x23+x18+1. Pozostałe funkcje układu XC2C32 to:
celowe wstawianie błędów, tak by uzyskania stopa błędu wynosiła około 10−6, wykorzystywa- ne do celów testowych;
podłączenie zegara transmisyjnego do traktu sy- gnałowego w celu ustawienia opóźnienia układu MC100EP195 przy pomiarach, w których zegar nie jest odtwarzany z przychodzących do odbior- nika danych;
odwrócenie polaryzacji przesyłanego sygnału konieczne do zapewnienia poprawnej synchroni- zacji przebiegu testowego wytwarzanego w na- dajniku oraz wzorcowego generowanego w od- biorniku w sytuacji, gdy badany system transmi- syjny odwraca polaryzację sygnału.
Schemat blokowy odbiornika przedstawiono na rys. 5. W jego skład wchodzą: układ interfejsów wej- ściowych, blok odtwarzania zegara, detektor błędu wraz z układem synchronizacji wzorca, mikroprocesor sterujący z interfejsem użytkownika oraz dodatkowe translatory zapewniające dopasowanie poziomów lo- gicznych.
Odbiornik może pracować z traktem LVPECL, PECL lub LVTTL oraz z zegarem przesyłanym bezpo- średnio bądź odtwarzanym z danych za pomocą układu GS9035A. Istnieją więc cztery możliwe przypadki konfiguracji miernika:
1) Trakt LVTTL, zegar bezpośredni. Dane wraz z zegarem wchodzą bezpośrednio do multiplekse- rów w układzie XC2C128.
2) Trakt LVTTL, zegar odtwarzany. Dane po translacji w układzie MAX9370 na standard PECL dostarczane są do multipleksera MAX9384, z wyjścia którego kierowane są do układu odtwa- rzania zegara. Następnie z wyjścia układu GS9035A, dane wraz z odtworzonym zegarem po powtórnej zamianie na standard LVTTL w trans- latorze SN65LVDS34 docierają do układu XC2C128.
Rys. 4. Schemat blokowy generatora sygnału testowego.
3) Trakt (LV)PECL, zegar bezpośredni. Zegar wchodzi bezpośrednio na multiplekser w układzie XC2C128. Dane przechodzą przez rozdzielacz MAX9320, skąd po zamianie w translatorze SN65LVDS34 na sygnał LVTTL są kierowane do układu XC2C128.
4) Trakt (LV)PECL, zegar odtwarzany. Dane po przejściu przez rozdzielacz MAX9320 oraz multi- plekser MAX9384 wchodzą do układu odtwarza- nia zegara. Stamtąd wraz z odtworzonym zegarem docierają do translatorów w układzie SN65LVDS34, skąd już w postaci LVTTL wy- chodzą do układu XC2C128.
Układ przełączający jest dość rozbudowany, co po- zwala jednak na w pełni automatyczną konfigurację sterowaną przez procesor.
Układ programowalny XC2C128 odpowiada za syn- chronizację sygnału badanego z sygnałem wzorcowym oraz za detekcję błędów. Zawiera on scrambler samo- synchronizujący generujący sekwencję pseudoprzy- padkową konieczną do porównywania obu ciągów (testowego i wzorcowego) i zliczania błędów wraz z układem kontroli synchronizmu. Układ kontroli syn- chronizmu monitoruje na bieżąco stopę błędu. Jeśli stopa błędu przekroczy wartość 1/16, stwierdzany jest brak synchronizmu, rozpinane jest sprzężenie zwrotne a scrambler napełnia się bitami z sygnału testowego.
Po ponownym zapięciu sprzężenia zwrotnego układ jest już w stanie synchronizmu, oba ciągi są porówny- wane, a błędy zliczane. Czas między kolejnymi pomia- rami stopy błędu wynosi 5 ms dla największej możli- wej do ustawienia częstotliwości równej 200 MHz, zapewnia więc stosunkowo dużą odporność na zakłó-
cenia impulsowe, powodujące przekłamania wielu kolejnych bitów. Sumaryczna liczba błędów oraz bito- wa stopa błędu są obliczane w mikrokontrolerze AT- mega64L po spełnieniu trzech warunków:
1) synchronizacji ciągu testowego z ciągiem wzor- cowym,
2) synchronizacji pętli fazowej układu GS9035A w przypadku, gdy zegar jest odtwarzany (co jest sy- gnalizowane dodatkowo przez diodę świecącą DS3),
3) niezablokowania scramblera odbiornika zerami.
Mikrokontroler służy również do sterowania wszyst- kimi elementami miernikiem za pomocą prostego inter- fejsu czteroprzyciskowej klawiatury i wyświetlacza LCD zawierającego 4 linie po 16 znaków alfanume- rycznych.
W przypadku gdy zegar dostarczany jest do odbior- nika osobno konieczne jest jego odpowiednie ustawie- nie względem przychodzących danych. Najlepiej jeśli dane są próbkowane w środku czasu ich trwania. Sytu- ację taką obrazuje rys. 6.
Rys. 5. Schemat blokowy odbiornika.
Rys. 6. Optymalne ustawienie zegara.
możemy rozpatrzyć trzy przypadki:
1) jeżeli sygnał na wejściu danych wyprzedza sygnał na wejściu zegarowym, na wyjściu przerzutnika otrzymujemy logiczną jedynkę, świeci się dioda DS1;
2) jeśli sygnał na wejściu danych jest opóźniony w stosunku do sygnału zegara to na wyjściu prze- rzutnika otrzymujemy logiczne zero, świeci się dioda DS2;
3) w sytuacji, gdy pokrywają się zbocza obu sygna- łów występuje stan metastabilny, stan na wyjściu jest nieokreślony. Doświadczalnie sprawdzono, że w stanie tym świecą się obie diody.
Odpowiedni moment próbkowania występuje wtedy, gdy świecą się obie diody. Przy mniejszym opóźnieniu świeci się dioda D2, przy większym – dioda D1.
5. DZIAŁANIE I OBSŁUGA MIERNIKA BER Miernik bitowej stopy błędu działa według algoryt- mu przedstawionego na rys. 7. Po włączeniu zasilania następuje inicjalizacja portów, niewykorzystywanych w tym projekcie liczników/timerów oraz komparato- rów analogowych. Następnym krokiem jest inicjaliza- cja układu przerwań, inicjalizacja wyświetlacza LCD oraz zablokowanie przerwań i wyzerowanie wyników.
Po tym etapie program przechodzi bezpośrednio do konfiguracji urządzenia, na którą składa się:
wybór częstotliwości pracy;
wybór standardu logicznego interfejsów miernika;
wybór polaryzacji sygnału;
wybór sposobu uzyskiwania zegara w odbiorniku;
ustawienie linii opóźniającej w przypadku gdy zegar jest przesyłany bezpośrednio;
wybór wielomianu generującego sekwencję pseu- dolosową;
opcjonalne wstawienie błędu.
Wszystkie ustawione na etapie konfiguracji wartości są zapamiętywane automatycznie w nieulotnej pamięci EEPROM. Po rozpoczęciu konfiguracji danego usta- wienia jego ostatnia wartość jest odczytywana z pa- mięci i prezentowana domyślnie. Zmiana jednego pa- rametru nie wymaga konfigurowania wszystkiego od nowa co znacznie upraszcza obsługę urządzenia.
Po etapie konfiguracji następuje odblokowanie prze- rwań, rozpoczynany jest pomiar. W przypadku gdy pomiar zostanie przerwany na życzenie użytkownika lub z powodu utraty synchronizacji, użytkownik ma do wyboru trzy możliwości: kontynuacje pomiaru, rozpo- częcie pomiaru od nowa (następuje wyzerowanie wy-
ników) oraz przejście do procedury konfiguracji urzą- dzenia.
Obsługę miernika ułatwia duży, czytelny wyświe- tlacz posiadający 4 linie po 16 znaków. Jest on po- dzielony na dwie części. Dwie górne linie wyświetlają na bieżąco najważniejsze parametry konfiguracyjne. W pierwszej linii wyświetlana jest częstotliwości pracy oraz wybrany standard logiczny. W następnej po kolei:
symbol INV w przypadku odwrócenia polaryzacji sygnału, symbol REC (zegar odtwarzany) lub DIR (zegar przesyłany bezpośrednio), symbol D7 (wielo- mian x7+x6+1) lub D23 (wielomian x23+x18+1), symbol ERR w przypadku wstawiania błędu do celów testowych. Dwie dolne linie wyświetlacza w fazie konfiguracji przedstawiają zmieniany parametr wraz z opisem, w fazie pomiaru prezentują zaś wyniki pomia- ru. Przykładowy wygląd wyświetlacza podczas pomia- ru przedstawiony jest na rys. 8.
6. PRZYKŁADOWY UKŁAD POMIAROWY Rys. 9. przedstawia układ do pomiaru bitowej stopy błędu w dowolnym systemie optycznym. Składa się on z generatora sygnału pseudoprzypadkowego, detektora błędów, tłumika optycznego, sprzęgacza kierunkowego oraz miernika mocy optycznej. Pomiar polega na usta- Rys. 7. Algorytm działania miernika stopy błędu.
1 5 5 . 5 2 M H z L V P E C L
I N V R E C D 2 3 E R R
E R R : 4 3 7 8 5 1
B E R : 9 . 5 4 E - 7
Rys. 8. Wyświetlacz podczas pracy miernika.
wianiu tłumikiem kolejnych wartości mocy optycznej docierającej do odbiornika i odpowiednim wyznacza- niu dla nich bitowej stopy błędu.
Wyniki przykładowych pomiarów przeprowadzo- nych w systemie w powyższej konfiguracji przedsta- wiono w tabeli 2.
Bitowa stopa błędu mało zależy od szybkości trans- misji. Znaczna różnica jej wartości przy szybkości transmisji 200 Mbit/s może być spowodowana tym, że układy CoolRunner-II pracują tu już na granicy swoich możliwości. Duży wpływ na bitową stopę błędu ma natomiast poziom mocy optycznej docierającej do odbiornika światłowodowego. Poziom BER stał się akceptowalny dla mocy powyżej 0,5 µW, natomiast
powyżej 1 µW błędy już praktycznie nie występowały.
7. PODSUMOWANIE
W artykule omówiono krótko zasadę działania typo- wego, nowoczesnego miernika bitowej stopy błędu.
Przedstawiono opis modelu dydaktycznego miernika, sposób jego używania oraz przykładowy układ pomia- rowy. Wykonany laboratoryjny miernik bitowej stopy błędu pozwala studentom zapoznać się z jedną z głów- nych metod oceny jakości systemów transmisyjnych.
Zastosowanie układów programowalnych oraz mikro- kontrolera do budowy miernika umożliwia jego łatwą rozbudowę i modyfikacje oraz pokazuje jakie możli- wości stwarzają nowoczesne podzespoły elektroniczne.
8. LITERATURA
1. Coombs C. F.: Electronic Instrument Handbook.
McGraw-Hill, New York 1995.
2. Gitlin R. D., Hayes J. F.: „Timing Recovery and Scramblers in Data Transmission”, The Bell Sys- tem Technical Journal, 1975, vol. 54, no. 3.
3. Horowitz P., Hill W.: Sztuka elektroniki. WKŁ, Warszawa 1995.
4. Perlicki K.: Pomiary w optycznych systemach telekomunikacyjnych. WKŁ, Warszawa 2002.
5. Xilinx Application Note XAPP094: „Metastable Recovery”.
Rys. 9. Schemat układu pomiaru BER w systemie optycznym.
Tabela 2. Wyniki przykładowych pomiarów.
Pomiar BER w zależności od częstotliwości
Zegar bezpośredni, wielomian x23+x18+1, moc optyczna 0,524 µW
MHz
f =50,112 BER=1,8⋅10−9 MHz
f =77,76 BER=4,4⋅10−10 MHz
f =100,224 BER=2,0⋅10−9 MHz
f =155,52 BER=3,7⋅10−8 MHz
f =200,448 BER=1,5⋅10−5
Pomiar BER w zależności od mocy optycznej do- cierającej do odbiornika
Częstotliwość 155,52 MHz, zegar bezpośredni, wielomian x23+x18+1
W
P=0,205µ BER=1,3⋅10−2 W
P=0,348µ BER=1,7⋅10−4 W
P=0,542µ BER=3,7⋅10−9 W
P=0,775µ BER=3,6⋅10−10 W
P=1,037µ brak błędów
