mgr in. ukasz Dworzak, Politechnika Wrocawska mgr in. Sergiusz Ciskowski, Politechnika Wrocawska
prof. dr hab. in. Tadeusz Mikulczyski, Politechnika Wrocawska dr in. Marian Bogdan, Politechnika Wrocawska
SYNTEZA METOD GRAFPOL
SEKWENCYJNYCH ALGORYTMÓW STEROWANIA
Opisany w normie IEC 1131-3 jzyk SFC (Sequential Function Chart) programowania sterowników PLC, mimo upywu kilkunastu lat od momentu zdefiniowania, nie doczeka si, jak pierwotnie mona byo oczekiwa, szerokiego zastosowania. Ponadto nawet dzi mona si posugiwa jego odpowiednikami jedynie w produktach zaledwie kilku producentów sterowników. Powszechnie stosowanym jzykiem jest natomiast, wywodzcy si jeszcze z jzyka schematów stykowo-przekanikowych, jzyk LD (Ladder Diagram). Oprócz niepodwaalnej zalety, jak s niewielkie wymagania sprztowe zwizane z zajmowanym obszarem pamici, jzyk ten charakteryzuje cykliczne przetwarzanie programu uytkownika w sterowniku. To z kolei utrudnia jego stosowanie i wymusza konieczno uycia pamici. Opracowane dotychczas metody okrelania postaci tych pamici oraz miejsc ich zastosowania w algorytmach sterowania nie w peni speniy wymagania brany. W zwizku z tym postanowiono jeszcze raz przyjrze si problematyce pamici wykorzystywanych w jzyku LD. Celem prowadzonych prac byo stworzenie sposobu szybkiego i jednoznacznego okrelania postaci pamici oraz miejsc ich uycia w algorytmie sterowania procedur sekwencyjnych.
SYNTHESIS OF SEQUENTIAL CONTROL ALGORITHMS USING GRAFPOL METHOD
Described in IEC 1131-3 standard SFC (Sequential Function Chart) programming language of PLC controllers still, in spite of several years that passed since it was defined, can’t find wide application. Even today SFC language can be used to program only a few PLC controllers. The most common language used to program PLC controllers is LD (Ladder Diagram) language which takes its origin from contact-relay language. Besides its undoubted advantages which are small hardware requirements – due to small storage area needed – this language processes user program cyclically forcing use of memory and making its application difficult. Developed methods of determining memory forms and application places in control algorithm are still not satisfying. In that case problem of memory usage in LD language has been raised again. The aim of carried out scientific research was to develop rapid and unequivocal method to determine memory form and place of its application in control algorithm of sequential procedures.
1. WSTP
W algorytmach dyskretnych procesów produkcyjnych wyszczególni mona wiele rodzajów procedur. Niezalenie od stopnia i zoonoci algorytmu procesu podstaw, w mniejszym lub wikszym stopniu, zawsze stanowi procedura sekwencyjny. W zwizku z tym istotn kwesti jest dysponowanie metodami umoliwiajcymi projektowanie algorytmów sterowania dla takich procedur i ich implementacj w sterownikach PLC.
Z pozoru zadanie to moe wydawa si proste do zrealizowania. Norma IEC 1131-3 okrela wszak, prosty w uyciu, jzyk SFC (ang. Sequential Function Chart), którego odpowiedniki funkcjonalne mona znale w produktach m.in. Telemecaniquea (PL7-Grafcet), Siemensa (Step7 – Graph7) czy FESTO (FST – STL). Co jednak zrobi w przypadku, gdy nie wystpuje moliwo uycia tego jzyka? Projektant zmuszony jest wtedy do zastosowania wystpujcego powszechnie jzyka LD (ang. Ladder Diagram). To z kolei prowadzi do wzrostu stopnia skomplikowania postawionego zadania. Wynika to z zasadniczej cechy tego jzyka, a mianowicie jego cyklicznego przetwarzanie w sterowniku.
Cecha ta skaniaa wiele zespoów naukowych do poszukiwania metod umoliwiajcych przejcie od algorytmu procesu do algorytmu sterowania. Wspomnie tu mona o metodzie tablic kolejnoci cze [1]. Metod t charakteryzuje jednak ograniczenie co do sumy sygnaów wejciowych i wyjciowych modelowanego procesu.
Podobne prace prowadzono w Laboratorium Podstaw Automatyzacji Instytutu Technologii Maszyn i Automatyzacji Politechniki Wrocawskiej w wyniku których opracowano metod modelowania procedur sekwencyjnych (Grafpol) [2]. Elementem skadowym tej metody by sposób wyznaczania postaci niezbdnych pamici (Metoda Transformacji Sieci). W zwizku z pracochonnoci charakteryzujc ten sposób, jest on w praktycznym stosowaniu do uciliwy. Wynika to z koniecznoci graficznego przedstawiania zalenoci opisujcych funkcje zmiennych wyjciowych algorytmu sterowania.
Dlatego te podjto odpowiednie prace, których celem byo opracowanie sposobu wyznaczania postaci pamici, tj. warunków jej zapisu, kasowania oraz zasad stosowania w algorytmie sterowania. Sposób ten powinien funkcjonowa w przypadku algorytmów o duej liczbie sygnaów wejciowych i wyjciowych modelowanego procesu, bez koniecznoci graficznego przedstawiania funkcji zmiennych wyjciowych algorytmu procesu. Ponadto, ze wzgldu na wysoki stopie znajomoci jzyka LD wród automatyków [3], poszukiwane rozwizanie powinno umoliwia prost implementacj w sterowniku PLC przy wykorzystaniu tego jzyka. Rozwizanie postawionego zadania, w odniesieniu do procesów sekwencyjnych, przedstawiono w niniejszej publikacji na przykadzie napdów pneumatycznych.
2. SYNTEZA POSTACI ZMIENNYCH STERUJCYCH I ELEMENTARNYCH KOMÓREK PAMICI
Synteza programu uytkowego sterownika PLC oparta jest o sie operacyjn i Grafpol GP, reprezentujce algorytm automatyzowanego procesu produkcyjnego. Podczas syntezy programu uytkowego PLC obowizuj nastpujce zasady:
Zasada 1
Liczba elementarnych komórek pamici uytych do realizacji automatyzowanego procesu jest równa L i okrela j zaleno:
(1) gdzie:
n - liczba etapów elementarnych, Ei - i-ty etap elementarny.
Zasada 2
Zapis komórki pamici nastpuje w stanie, w którym zostaje zakoczone wykonanie ruchu roboczego poszczególnego napdu z pozycji wyjciowej. Stany te opisuj tranzycje ti, które
sygnalizuj zakoczenie wykonania etapu Ei.
Zalenoci opisujce zapis elementarnych komórek pamici maj nastpujce postaci:
(2) (3)
UWAGA 1
W tranzycjach ti nie uwzgldnia si warunków logicznych zawartych w klatkach warunkowych niezalenych wystpujcych w sieci operacyjnej.
UWAGA 2
W przypadku wielokrotnej pracy tego samego napdu z pozycji wyjciowej kadorazowo jest zapisywana nowa elementarna komórka pamici.
Zasada 3
Kasowanie wszystkich elementarnych komórek pamici nastpuje w ostatnim stanie algorytmu procesu. Zaleno opisujc kasowanie wszystkich elementarnych komórek pamici ma posta:
(4) Zasada 4
Tranzycja ti* okrela rozpoczcie i-tego etapu elementarnego. Stanowi ona iloczyn:
zwarunku ti wynikajcego z sieci Grafpol GP,
zwarunku sygnalizujcego stan wyjciowy danego napdu, który zanika po rozpoczciu tego ruchu (tZNi) – jeli wystpuje,
zsygnau pamici (Mj) lub zanegowanego sygnau pamici lub iloczynu sygnau pamici i zanegowanego sygnau pamici .
W sytuacji, gdy w powyszym iloczynie wystpujce skadniki powtarzaj si, naley usun powtórzenia.
Posta danej tranzycji ti* ustalamy na podstawie sieci Grafpol GP i wówczas:
zzanegowany sygna pamici wystpuje we wszystkich tranzycjach poprzedzajcych tranzycj w której nastpi zapis pamici Mj, a do tranzycji w której zapisywana jest poprzednia elementarna komórka pamici (Mj-1) wcznie.
zsygna pamici (Mj) wystpuje we wszystkich tranzycjach nastpujcych po tranzycji w której nastpi zapis pamici Mj do tranzycji w której nastpuje zapis kolejnej elementarnej komórki pamici (Mj+1) wcznie.
UWAGA 1
Szczególnymi tranzycjami s:
ztranzycja t0*, która ma posta:
(5)
ztranzycje wystpujce po zapisie ostatniej elementarnej komórki pamici (ML), które maj posta:
UWAGA 2
W przypadku napdów sterowanych impulsowo (bistabilnych), w momencie gdy speniona jest tranzycji ti*, zmienna sterujca Yi ma warto logiczn 1.
W przypadku napdów sterowanych potencjaowo (monostabilnych) spenienie tranzycji ti*, odpowiadajcej za ruch napdu z pozycji wyjciowej, przypisuje zmiennej sterujcej Yi warto logiczn 1 (tzw. SET). Spenienie tranzycji ti*, odpowiadajcej za powrót napdu do pozycji wyjciowej, przypisuje zmiennej sterujcej Yi warto logiczn 0 (tzw. RESET). UWAGA 3
W przypadku realizowanych wielokrotnie ruchów przez ten sam napd pneumatyczny w pojedynczej sekwencji funkcja zmiennej wyjciowej Yi ma posta:
(7) gdzie Yi,n – i-ta zmienna odpowiadajca n-temu powtórzeniu ruchu napdu z pozycji
wyjciowej
Powysze zasady zilustrowano na sieci Grafpol GP (rys. 1b), która powstaa w oparciu o przykadowy algorytm pracy napdów pneumatycznych reprezentowany przez sie operacyjn (rys. 1a).
Rys. 1. Algorytm pracy zapisany w postaci: a) sieci operacyjnej b) sieci Grafpol GP; Sn+
-wysuw toczyska n-tego siownika, Sn--wsuw toczyska n-tego siownika, Wn+ - sygnalizacja
wysunitego toczyska n-tego siownika, Wn- - sygnalizacja wsunitego toczyska n-tego
Stosujc ponisze odwzorowanie etapów elementarnych Ei zmiennymi wyjciowymi ukadu sterowania Yi (8) (9) (10) (11) otrzymamy nastpujce równania:
(12) (13) (14) (15) (16) (17) (18) Powyej przedstawione równania s podstaw do implementacji wyznaczonego algorytmu sterowania w sterowniku PLC za pomoc jzyka LD.
3. PRZYKAD
Na rys. 2 pokazano schemat funkcjonalny urzdzenia mieszajcego elementy A i B przed ich zapakowaniem. W aplikacjach zwizanych z pakowaniem rónego rodzaju wyrobów czsto wystpuje konieczno podania wyrobów do pakowaczki w odpowiedniej kolejnoci. W rozpatrywanym przypadku pakowanie dotyczy zapeniania opakowania zbiorczego, w którym znale maj si opakowania wyrobów A i B uoone w sekwencji ABA. Do napdu urzdzenia zastosowano dwa napdy pneumatyczne (1A, 2A). Napd 1A sterowany jest zaworem monostabilnymi (1V), za napd 2A zaworem bistabilnym (2V). Algorytm pracy urzdzenia stanowi procedura sekwencyjna skadajca si z szeciu etapów elementarnych E1-E6.
ETAP E1: *podanie elementu A* Realizacja: 1A+ (1Y2+)
Sygnalizacja: 1AS2
ETAP E2: *wycofanie podajnika elementu A*
Realizacja: 1A- (1Y2-) Sygnalizacja: 1AS1
ETAP E3: *podanie elementu B* Realizacja: 2A+ (2Y2)
Sygnalizacja: 2AS2
ETAP E4: *wycofanie podajnika elementu B* Realizacja: 2A- (2Y1)
Sygnalizacja: 2AS1
ETAP E5: *podanie elementu A* Realizacja: 1A+ (1Y2+)
Sygnalizacja: 1AS2
ETAP E6: *wycofanie podajnika elementu A* Realizacja: 1A- (1Y2-)
Rys. 2. Schemat funkcjonalny urzdzenia mieszajcego podawane do pakowaczki elementy Ponadto, w trakcie realizacji powyszej procedury, uwzgldniane musz by stany czujników niezalenych od procedury:
zS1 – czy jest element A do podania,
zS2 – czy jest element B do podania.
Powyszy algorytm pracy urzdzenia przedstawiono w postaci sieci operacyjnej (rys. 3a) oraz sieci Grafpol GP (rys. 3b).
Zgodnie z Zasad 1, liczba elementarnych komórek pamici, niezbdnych do realizacji procesu jest równa L:
(19)
Miejsca oraz warunki zapisu i kasowania elementarnych komórek pamici okrelono na podstawie sieci Grafpol GP stosujc Zasady 2 i 3 (rys. 3b).
Zastosowanie Zasady 4 umoliwio wyznaczenie postaci tranzycji ti* (rys. 3b). Na tej podstawie okrelono postaci zmiennych wyjciowych ukadu sterowania Yi, które odwzorowuj etapy elementarne w nastpujcy sposób:
(20) (21) (22) (23)
Ostatecznie otrzymano ukad równa zmiennych sterujcych oraz warunki zapisu i kasowania elementarnych komórek pamici:
(24) (25) (26) (27) (28) (29) (30) (31)
Rys. 3. Algorytm pracy urzdzenia zapisany w postaci: a) sieci operacyjnej b) sieci Grafpol GP
Powysze równania stanowi podstaw do zapisu algorytmu sterowania w sterowniku PLC za pomoc jzyka LD. Algorytm ten przedstawiono za pomoc sieci Grafpol GS na rys. 4.
W sieci tej zastosowano kwantyfikatory dziaa wystpujce w jzyku SFC, tj: N – zmienna Yi=1 dopóki spenione s warunki tranzycji,
S – zmiennej Yi lub komórce pamici Mi przypisywana jest warto 1 (tzw. set),
R – zmiennej Yi lub komórce pamici Mi przypisywana jest warto 0 (tzw. reset).
W celu zaprogramowania sterownika zgodnie z uzyskanym algorytmem sterowania niezbdne jest skojarzenie sygnaów wejciowych i wyjciowych procesu z ukadem sterowania, co przedstawiono na rys. 5. Na postawie tego przyporzdkowania otrzymane powyej równania mona zaimplementowa w postaci jzyka LD w sterowniku PLC (rys. 6).
Rys. 5. Przyporzdkowanie sygnaów wejciowych i wyjciowych procesu do ukadu sterowania
Rys. 6. Implementacja otrzymanego algorytmu sterowania za pomoc jzyka LD w sterowniku PLC
4. BIBLIOGRAFIA
[1] J. Siwiski, Ukady przeczajce w automatyce, Wydawnictwa Naukowo-Techniczne, Warszawa, 1980.
[2] T. Mikulczyski, Automatyzacja procesów produkcyjnych, Wydawnictwa Naukowo- Techniczne, Warszawa, 2006.
[3] I. yliska, Polski rynek sterowników PLC, Control Engineering Polska, nr 8 (51) pa dziernik 2008, s. 45.
