Mikroelektronika - układy mikrorocesorowe, pamięci półprzewodnikowe; Układ 8-bitowego mikroprocesora MCY 788ON - Digital Library of the Silesian University of Technology

te^H N STY TU T TECHMOLOG8B ELEK TRO D O W EJ

UKłAD 8-BIT0WEG0 MIKROPROCESORA M CY 7880N

Układ M C Y 7880 Jest uniwersalnym 8-bitowym mikroprocesorem, zrealizowanym w technologii NMOS z bramką krzemową.

Cechy charakterystyczne układu:

- słowo 8-bitowe,

- lista instrukcji zawierająca 72 pozycje,

- 6 rejestrów ogólnego przeznaczenia i akumulator, - 16-bitowy licznik programu,

- 16-bitowy wskaźnik stosu,

- 8-bitowa szyna danych i oddzielna 16-bitowa szyna adresowa, - arytmetyka dwójkowa /możliwość korekcji dziesiętnej zawar­

tości akumulatora/,

- możliwość bezpośredniego adresowania 256 portów wejściowych 1 256 portów wyjściowych, sprzęgających system mikroproce­

sorowy z urządzeniami zewnętrznymi,

- cykl instrukcji 2 i 9 ^ s /przy częstotliwości impulsów ze­

garowych 2 MHz/,

- możliwość pracy w urządzeniach z wektorowym systemem przer­

wań,

- zgodność sygnałów "0" i ,!1" ze standardem TTL.

Układ M C Y 7880 wraz z układami UCY 74S424 /zegar/ i UCY 7AS428 /kontroler/ stanowi kompletną jednostkę centralną systemu m i ­ kroprocesorowego /rys. 1/. Oprócz mikroprocesora system/musi zawierać jęszcze pamięć z wpisanynPprogramem, np. ROK MCY 7304 lub ROM M C Y 7316, jak również może być wyposażony w pamięć o dostępie swobodnym, przeznaczoną dla danych i stosu, np.

KARTA KATALOGOW A

_ o _

Rys. 1. Jednostka centralna systemu mikroprocesorowego opartego na MCY 7880

R AM MCY 7102 lub M CY 7114; W zależności od konfiguracji może także zawierać następujące układy pomocnicze: MCY 7851,

M C Y 7855, U C Y 7AS405, UCY 74S412, UCY 74S414 i UCY 7 4 S M 6 . W typowym systemie mikroprocesorowym, zawierającym układ

U C Y 74S428 w sz ystkie pamięci sterowane są dwoma sygnałami T M i i/ÓW. Pola adresowe pamięci programu, pamięci danych i stosu m uszą być w tym przypadku rozłączne. Konstrukcja układu

M C Y 7880 dopuszcza możliwość pracy systemu mikroprocesorowego w trybie DMA. Do tego celu służy sygnał HOLD, wprowadzający

szynę danych i szynę adresową mikroprocesora w stan wysokiej i mpedancji.

- 3 -

A10 o USS 0 D4 o

SYNC t>

U c c 0

- o HLDA

R y s . 2. R ozkład i opis w y p r o wa d z e ń układu MCY 7B60

D0-D7 -

A0-A1 5- SYNC - D3IK » W R

R E A D Y -

W A I T ~

H O LD - H L D A - INT

IN T E - R ES E T - 01, 02-

USS* U i)D’

d wu k ie ru nk ow a t rójstanowa szyna danyoh; DO-bit najmłodszy,

trójstanowa szyna adresowaj AO-bit najmłodszy, sygnał ważności słowa statusu na szynie danycn,

sygnał strobujący odczyt z pamięci lub układów- we/wy, sygnał w aż no śc i danych na szynie D0-D7 podczas zapisu do p amięci lub układów, we/wy,

sygnał gotowości pamięci lub układów w e/ w y do P r zy j ę c ia lub w ys łania baj tu danych,

sygnał o c zekiwania m i kr op ro ce so ra na gotowość pamięci lub układów w e /w y do współpracy,

sygnał w pr ow ad za ją cy MCY 7BS0 w stan wstrzymania, sygnał potwierdzający stan wstrzymania,

sygnał zgłoszenia przerwania, sygnał zezwolenia na przerwanie,

sygnał wprowa dz aj ąc y MCY 7&&0 w stan początkowy, sygnały zegarowe.

UCC* UBB z a s i l a n i e .

- Ą -

W układzie MCY 7880 m o żn a wyróżnić następujące bloki f u nk c jo n al n e / r ys .3/:

- rejestry,

- j ed nostkę arytme t yc zn o- lo gi cz ną /JAL/ z akumulatorem, r e je st re m pomocniczym, chwilowym i flagowym,

- r e je st r i dekoder instrukcji,

- r e je s t r adresowy z inkrementerem - dekrementerem /układ zmniej s za ją cy lub zwiększający zawartość rejestru o 1/, - b uf or adresowy,

- bufor szyny danych, - sterowanie centralne, - sterowanie rejestrami, - sterowanie arytmometrem.

C h ar a k te ry st yc z ną cechą architektury m i kr oprocesora MCY 7680 jest zastosowanie, jednego akumulatora oraz sześciu rejestrów o gólnego przeznaczenia, które mogą być wykorzystywane

p o je dy nc zo lub parami jako rejestry B C , DE, HL. W bloku r e je strów znajdują się ponadto wskaźniki stosu SP, licznik p r og r am u PC oraz programowo n iedostępna para rejestrów WZ.

B lo k rejestrów jest połączony dwukierunkowo przez układ w e / w y 1 z w ew nę t rz ną szyną danych. Układ we/wy 1 działa jak

d e mu lt ip le ks er i wzmacniacz zapisu podczas transmisji infor­

m a c j i

w

Podczas operacji zapisu lub odczytu rejestr adresowy p r z e ­ chowuje adres komórki pamięci lub układu we/wy. Rejestr

a dresowy służy również do przechowywania zawartości wybranej pary rejestrów podczas inkrementacji lub dekrementacji.

B ufor adresowy zapewnia dopasowanie prądowe i napięciowe z układami TTL.

o

CO COl~~- Xo 23 'tí3 a

■a

. s

o» rHO rQ â<u .dO

CO

r\

cl

£

Blok rejestrów, jak również rejestr adresowy sterowane są sygnałami z układu sterowania rejestrami. Układ ten wytwa r za sygnały zwrotne do bloku sterowania centralnego i bloku ste­

r o wa n ia arytmometrem.

R e j e s t r instrukcji przechowuje pierwszy bajt instrukcji, zawie r aj ąc y kod operacyjny. Jego zawartość jest dekodowana przez dekoder instrukcji, który składa się z dwóch matryc PLA.

Je d na z n i c h /P L A- 2/ de ko du je instrukcje wyróżnione ze względu h a arytmometr i sterowanie nim. Druga /PLA— 1 / spełnia tę aainą rolę w zg lę de m sterowania r e j e s t r a m i . •Arytmometr wykonuje o p eracje a r y t m e t y c z n o - l o g i c z n e . Posiada on następujące rejestry:

- rejestr akumulatorowy A, w którym przechowywany jest, jeden z operandow przed wykonaniem k aż ­ dej dwuargumentowej operacji art- metyczno-logicznej , a następnie wynik operacji,

- rejestr p omocniczy P, pełni rolę rejestru buforowego aku­

mu l atora i służy do z a pa mi ęt yw a ­ nia stałych przy wykonywaniu niektórych działań,

- rejestr chwilowy T, przechowuje drugi operand. Z tego r e ­ jestru poprzez m u l t i p le k s e r MPX może być przesyłana informacja do JAL w postaci prostej lub z a ­ negowanej ,

- rejestr flagowy P, sygnalizuje stan arytmometru po w yk o n a ­ niu operacji arytiae tyczne j lub l o gi c z n e j .

Podstawowe operacje w arytmometrze wykonywane aą przez jed­

nostkę a r ytmetyczno-logiczną JAL. Komunikację zaś pomiędzy nią i rejestrem flagowym F, a wewnętrzną szyną danych zapew­

nia układ współp ra cy z IDB. Ponadto arytmometr posiada układ korekcji dziesiętnej, który przy w ykonywaniu rozkazu Z D D / D A A / wpisuje odpowiednie słowo korekcyjne do r e je st r u pomocniczego.

- .? -

Przepływem informacji p om iędzy układami arytmometru, e także p om i ę dz y a ry tmometrem a we w n ęt rz n ą szyną danych steruje

układ sterowania arytmometrem SA. Bufor szyny danych u m o ż l i ­ w ia komunikację p om ię d zy w ew nę tr z n ą szyną danych 1DB,a u k ł a ­ dami zewnętrznymi. Może on pracować w jednym z trzech try­

bów zapisu, odczytu lub blokady tranamisji. W s pó łp r ac ą p o ­ szczeg ó ln yc h bloków mikroprocesora, a także koordynacją jego w s pó ł d z ia ł a n ia z układami zewnętrznymi steruje blok s terowa­

n i a centralnego SC. Zawiera on liczniki taktów i cykli, w y ­ znacza j ąc e ścisłe p rz ed zi ał y czasowe, w których są w y k o n y w a ­ ne p oszczególne mikrooperacje, układ obsługi przerwań, układ

synchronizacji oraz układ wytwar z an ia i transmisji słowa statusu mikroprocesora.

I)2. ł A M IK UKŁADU

M i k r o pr o c e so r jest układem synchronicznym. Czas pobraniu i w y k o n a n i a instrukcji /nazywany dalej cyklem instrukcji/

d zieli się na cykle maszynowe. W czasie każdego cyklu m a s z y ­ nowego następuje przesłanie jednego baj tu p om ię dz y mikro p ro - cesorem a pamięcią, lub portem we/wy .

Cykle m a sz ynowe składają się z taktów, tj.przedziałów c z a s o­

w yc h p om iędzy dwoma kolejnymi n a ra stającymi zboczami sygnału z egarowego # 1.

Na p o cz ąt ku każdego cyklu maszynowego, z wyjąt k ie m drugiego i trzeciego cyklu maszynowego instrukcji DPR /DAD/ dodania zawartości par rejestrów, m i k r op r oc es or w ys ta w ia na szynę danych słowo statusu,tzru informację o tym, jaka operacja n a ­ stąpi w danym cyklu maszynowym,

^ W y j ą t k i e m jest instrukcja S T P /H L T/ w e jś ci a w stan z at r z y ­ m a n i a oraz instrukcja D P R /D AD / dodania zawartości pary r e je ­ strów B C, D E ,H L lub wskaź ni ka stosu do zawartości pary r ejes­

trów HL.Druga z w , w. instrukcji składa się z trzech cykli m a ­ szynowych, przy czym tylko w pierwszym ma miejsce przesłanie do m ik ro pr oc es or a /przesyłany jest kod instrukcji/. W cyklach drugim i trzecim wykonywane są wyłącznie operacje wewnętrzne.

- o -

J ed nocześnie sygnał w yj śc io w y SYNC przyjmuje wartość 1

/ r y s . 4/, Słowo statusu powinno być odczytane z szyny danych podczas, koincydencji sygnałów ,01 i SYNC.

<1>1

<D2

SYN C

T1 k - v _ n M A

- K

/ S t c i t us

/-\ T3

R y s . 4« Przebiegi czasowe dla sygnału SYNC i słowa statusu W sz y st k ie możliwe słowa statusu zamieszczone są w tabeli.

Słowa statusu układu MCY 7bb0

Lp. Słowo statusu D7 ... DO

Operacja, która nastąpi w danym cyklu m aszynowym

1 10100010 Pobranie kodu operacyjnego instrukcji

2 10000010 Odczyt z pamięci

3 00000000 Zapis do pamięci

4 10000110 Odczyt ze stosu

5 00000100 Zapis do stosu

6 01000010 Odczyt z układu wejście/wyjście

7 00010000 Zapis do układu wejście/wyjście

8 00100011 Przerwanie

9 . 10001010 W ejście w stan zatrzymania

10 00101011 Przerwanie-wyjście ze stanu z a t r zy m a­

nia

_ 9 -

W systemie m ik ro pr oc es or o wy m słowa statusu są zapamiętywane w u kł adzie kontrolera UCY 74S428. Układ ten generuje na ich podstawie sygnały zapisu do pamięci, odczytu z pamięci, z a ­ pi s u do układu we/wy, odczytu z układu we/wy'oraz sygnał p o ­ twierdzenia przerwania.

W dalszej części słowa statusu określane będą numerem, pod którym w y st ę pu ją w tabeli 1. W zależności od rodzaju operacji przeprowadzanej w danym cyklu maszynowym, cykle m a sz ynowe b ę ­ dą określane jako cykle odczytu, zapisu, wejścia w stan z a­

trzymania lub bardziej szczegółowo, jako cyklo pobrania kodu operacyjnego instrukcji, odczytu z pamięci itd.

S ek w en cj e z darzeń dla cykli maszyn ow yc h odczytu i zapisu z o ­ staną omówione na przykładzie instrukcji PHZ M,r/JvlO'/ M , r / zapisu zawartości jednego z rejestrów ogólnego przeznaczenia do komórki pamięci o adresie określonym zawartoacią pary re­

jestrów U L / r ys .5/.

W pierwszym cyklu maszyn o wy m ma m i ejsce pobranie kodu o p e r a­

cyjnego instrukcji. Na szynę danych wystawione jest ołowo statusu 1 /Tabela 1/, a na szynę adresową - zawartość l iczni­

ka programu. Sygnał DBIN przyjmuje wartość 1 w takcie T2.

Cykl m a sz yn o wy pobrania kodu instrukcji dla instrukcji

PHZ M , r/ M OV M , r / trwa przynajmniej cztery takty. Podczas tak­

tów T1-T3 ma miejsce pobranie kodu operacyjnego, w takcie T4 wykony w an e są wyłącznie operacje wewnętrzne. Czas trwania to­

go cyklu może być przedłużony o dowolną i. i o t ;

/ 1z wo taktów oczeki w an ia / sygnałem READY. W tym celu sygnał READY musi przyjąć wartość O najpóźniej na czas t^^ przed opadającym zboczem 02 w takcie drugim. W czasie taktów o c z e ­ kiwania na w y jściu WA1T jest poziom wysoki, a wyprow a dz en ia A0-A15 i DBIN nie zmieniają swoich stanów.

W drugim cyklu m as zy no wy m na szynę danych wystaw io ne jest słowo statusu 3, a na szynę adresową - zawartość pary r ej es ­ trów HL. Cykl ten trwa co najmniej przez trzy takty i może być przedłużony sygnałem READY = 0 , podobnie jak cykl pierwszy.

Cykl maszynowy1 Cykl maszynowy

- 10 -

U s

£52

\

M (SJ

Ph

•r-5 O 3M 4-»</)

■HCi

•HnS a3Ci jc r?0

►*.>

1 W

«5

'CJO

or-i vorM

rrł

Cltj

cu•t

oto

CJto o

■Hto CJ

•H ,QO)

£ lf\

W

ItJ

- 11 -

S y g n a ł W R przyb i er a wartość 0 w takcie T3.

Dla n i e k tó ry ch instrukcji cykle m a sz ynowa pobrania kodu ope­

r a cy jnego instrukcji są o jeden takt dłuższe. W p r zypadkach tych takt T5» podobnie jak T4, jest taktem w y ko ny wa ni a inst­

rukcji.

C y kl e m as zy no we odczytu z pamięci, ze stosu lub układu we/wy s kł adają się z taktów. T1 , T 2 , /w p r z y p a d k u ' w ys tą pi en ia sta­

nu w s t r zy m an ia / i T3. Przebiegają one tak, jak operacja p o o r a­

n i a kodu operacyjnego instrukcji, z t y m '• że w każdym cyklu m a s z y no w y m wystawione jest odpowiednie słowo statusu.

C ykle m a sz ynowe zapisu do pamięci stosu i układu we/wy różnią się jedynie w ystawianymi słowami statusu. W yj ątkiem jest p i ą­

ty cykl m as zy no w y cyklu instrukcji W H L / X T H L / zamiany z a w a r ­ tości pary rejestrów H L i w ierzchołka stosu /cykl zapisu do s t o 3 U /, który ma dwa dodatkowe takty T4 i T5 wykorzystywane do operacji wewnętrznych.

Żądania przerwań są zgłaszane przez wysterowanie do poziomu logicznej "1" wejścia INT. Przerwania są maskowane w e w n ę t r z ­ nym p r z e r z u t n i k i e m , którego stan podawany jest na wyjście

INTE /stan wysoki na wyjściu INTE oznacza możliwość przerwań/.

P rzerz ut ni k maski jest ustawiany i zerowany programowo. Po w e jściu układu w stan początkowy, jak również po przyjęciu z głoszenia przerwania, przerzutnik maski przyjmuje wartość U.

W ar u nk i em przyjęcia zgłoszenia przerwania jest INT • INTE = 1 najpóźniej na czas t 1S przed opadającym zboczem sygnału $2 w ostatnim takcie cyklu instrukcji. Po przyjęciu zgłoszenia przerwania m ik ro pr oc es or wystawia na szynę danych słowo sta­

tusu 6 i nie inkrementuje zawartości licznika programu.

Po odebraniu 3łowa statusu fc układy zewnętrzne muszą podać na szyn^ danych kod operacyjny instrukcji skoku do p o d p r og r a­

m u K Z S / CA L L/ lub RST. Z punktu widzenia mikrop ro ce s or a s e kw en ­ cje z d arzeń podczas cyklu przerwania i cyklu pobrania kodu operacyjnego różnią się jedynie wystawianym słowem statusu.

W przypadku trzybajtowej instrukcji KZS/CALL/ w drugim i trze­

cim cyklu m aszynowym wystawiane jest słowo statusu 2.

Po przyjęciu zgłoszenia przerwania przerzutnik maski jest z er o wa ny n a jbliższym impulsem 02 /02 w takcie 1/.

Po zrealizowaniu programu m i k r op ro ce s or może zostać w p r o w a ­ dzony w stan zatrz.ymania. Do tego celu służy instrukcja STP / HL T / /rys.6/,

Po wczytaniu kodu operacyjnego, instrukcji S T P / U LT / wartość sygnału KKADY nie m a wpływu na przebieg jej wykonywania.

Przed wejściem w stan zatrzymania m ik ro pr oc es or wystawia no szynę danych słowo statusu (j. Stan zatrzymania może trwać dowolnie długo, a w yjście z niego może odbyć się poprzez:

- wprowa dz en ie układu w stan początkowy /patrz niżej/;

- w p ro w a dz en ie układu w stan w strzymania /patrz niż.ej/;

po zakończeniu stanu w strzymania układ powraca do stanu zatrzymania;

- przerwanie /jeżeli przerzutnik maski jest ustawiony/.

Po przyjęciu zgłoszenia przerwania podczas stanu zatrzymaniu na szynę danych wystawione jest słowo statusu 10.

Przejście do podprogramu obsługi przerwania przebiega podob­

nie jak przy przerw an iu poza stanem zatrzymania.

W celu p rz e prowadzenia transmisji danych w trybie DMA należy wprowadzić układ MCY 7880 w stan w s t r z y ma n i a sygnałem

HOLD * 1.. Jeżeli sygnał HOLD = 1 pojawi a i v w czasie cyklu m aszynowego zapisu lub odczytu, to operacja zapisu /odczytu przebiega normalnie, a w stan wstrzymania mikrop ro ce so r wchodzi po jej zakończeniu /rys.7/x ^ . d stanie wstrzymania wy p ro wa dz en ia A0-A15 są w stanie wysokiej in.pedanc j i , a na wy j ś ci u HLDA utrzymywany jest poziom logicznej jedynki.

Wy jście ze stanu wstrzy m an i a n a s t ę p i e po przyjęciu przez sygnał HOLD wartości "0". Jeżeli stan wstrzymania trwa dosta tecznie długo, to po wyjściu z niego m ik roprocesor przechodz do kolejnego cyklu maszynowego.

Zainicjowanie stanu w strzymania podczas drugiego i trze­

ciego cyklu maszynowego instrukcji DPR/DAD/ przebiega tak, jak podczas cyklu maszynowego zapisu.

MC1M C 2 MC1

- 13 -

>~

Q t- in

< D7 o

z z

< < •i i V- ćc

UJ 5 o o ⁱⁿ Q

cr < o

Przebiegiczasowesygnałówdlastanuzatrzymania

- 14 -

J eż e l i natomiast wyjście ze stanu w s t r zy m an ia następuje p r z e d n o rm al ny m końcem danego cyklu maszynowego, to po w y j ­ ściu ze stanu w s t r z ym a ni a cykl ten p rz ebiega dalej tak, jak przebiegałby, gdyby sygnał HOLD - 1 nie pojawił się.

a)

<})1

02

A0+A15 D 0tD7

SYNC W R

. HOLD HLDA

4

T 1 T2

r~\

us_

T3

r v A~Y

-'P-

T5 i - TW W r^ ~ ()-

- f i \_

r \ 'WH .r\.

f— > n -

S t a n ^wysQ]<Le^L iępEŁedgnęj i_ _

S t a n 'w y s o k i e j i m p e d o n c j i ! ___

: : dc

- n -ił-

i h \ it

S t a n w s t r z y m o n i a

T 1

-y-\.

b) 0 1

02

A0-rA15 D0-D7

SYNC DBIN HOLD

HLDA r \

_ o -

T 1 r v T 2

JT\.

r~\

- A

ilŁi

T3 u*

-A

T5

L 1

/ V.

jr~V.

W W

| - V - { v5£y,aoki^i.ia)p.e.dapcjL

__________I

I s t a n w y s o k i e i ifliPiLdOncLi. __

i— n

- 4 - -t - ■

\.

S t a n w s t r z y m a n i a

r~\-T1

- ' P -

r A r

. Xsiflj.ua .j

V.

r\.

Rys. 7. Przebiegi czasowe sygnałów dla stanu w strzymania poprzedzonego: a) operacją zapisu, b) operacją odczytu

-15.-

Po w łą cz en iu zasilania mi kr op r o c es o r. n a l eż y wprowadzić w atan p o c z ą t k o w y . W tym celu sygnał RESET powiniśn przyjąć w a rt oś ć 1 na czas przynajmniej trzech taktów. M i k r o pr o c e so r p ozostaje w stanie p oczątkowym dopóki sygnał RESET jest r ó w­

ny ‘'I” .

W stanie początkowym licznik programu jest wyzerowany,

INTE = O i HLDA = 0. Działaniu sygnału RESET nie p o dl egają r ejestry W, Z, B, 0, D, E, H, L, wskaźnik stosu, rejestr fla­

gowy i akumulator.

DO PUSZCZALNE PARAMETRY EKSPLOATACYJNE

Dopuszczalne napięcie na w sz y st ki ch wypro wa dz en i ac h w zg lędem Ufifi

Temper a tu ra otoczenia w czasie pracy

T emperatura przechowywania Moc rozpraszana

U

'amb 'stg to t

-0,3 t ł-20

0 -r 70

•55 -r -*125 1,5

E L E K T R Y C Z N E PARAM ETRY C HA! i AK T ? Y;j T YC!

/UD D = 12V i 5%, Ur n = 5V i 5%, U nu= -5V i § ć, U 0 V , to„iK^0^70°C/

N a zw a parametru Symbol .... We m i n .

rtość

typ. m a x .

Jedn. Warunki pomiaru

1 2 ... 3.. .

4

6

Napięcie wejściowe

zegara w stanie n iskim U ILC US S “ 1

us s + o ,e

zegara w stanie w y s o ­

kim U IHC 9,0 -

UDD+ 1 V

Napięcie wejściowe

w stanie niskim U1L

S s “ 1

US S + 0 ’8 V

-•16

PAHAMETRY CHARAKTERYSTYCZNE c . d .

1 2 7 4 5 6 7 . _

N a p i ę c i e wejściowe

w stanie wysokim U1H 3,3 U 4- 1

UC C + V

Napięcie wyjściowe

w stanie niskim U0L - - 0,45 V

10 L =1,9 mA

N ap i ęc ie wyjściowe

w stanie wysokim U0H 3,7 ^- V I ^ - 1 5 0 / U A Średni prąd zasilania

' W

IDD 40 70 mA

tpY = 0,46 /U 8

Oi /

Średni prąd zasilania ' W

ICC 60 00 mA

Średni prąd zasilania

^ B B ^

3BB ;),oi 1 raA

Protl upływno ci v/o.

l . t ±10 yUA

US S ' U 1N UCC Prąd upłyv/no .ci vej.;6

refcrowych

1.

±10 ^uA

U3S' uc l’ udu Upływność w y prowadzeń

szyny danych p r a c u ją ­ cej w trybie w e j ś c i o ­ w ym

iij)

-100 yUA u u p u

O O i li I 0 , b V i -2,0 mA U,,,, f 0,87 11 v.

»JO 4 «i '■ V/ W ji Upływność wyprow a dz eń

szyny danych i szyny adresowej w stanie w y ­ sokiej impedancji

j i.Z

+ 10 ^uA

UADR/DANE'aIJCfj -100 yuA ^A D R / D A N E “

U0l, + 0,4 5 V Pojemność wejść zega­

rowych ^ i •> 17 25 pP fr = 1 MH 0 z

W yp r owadzenia nie mierzone podłączone do USS

Pojemność wejść

c x 6 10 pP

Pojemność wyjść c n 10 20 pP

Czas cyklu z o ;rn r ę|/e i'.offi t 0,48 2,0 yU8 Cza3 narastania i o pa ­

dania sygnału z egaro­

wego

> ]ic'

0 50 ns

- 17 -

PARAMETRY CHARAKTERYSTYCZNE c . d .

1 2 3 4 , 5 .“l 6 7 ...

Czas trwania impulsu 60 na

Czas trwania impulsu 02=1

220' DS

C z as utrzym y wa n ia syg­

nału 02=0 po zmianie stanu sygnału 01 na 0

'CD1 0 ns

Czas u trzymywania syg­

n a ł u 01=0 po zmianie

stanu sygnału 02 na 0 tD2 70 ns

Czas utrzym y wa ni a syg­

n a łu 02*=O po zmianie

stanu sygnału 01 na 1 tD3 80 ns

Opóźnienie adresu

w z gl ę de m 02-1 /2/ /A/ tDA 200 ns

C L = 100 pP

»r Opóźnienie danych

w z ględem 02=1 /2/ /4/ tDD 220 ns

Opóźnienie sygnałów S Y N C , WR, WAIT, HLDA, w zg l ęd em 01 = 1 lub 02 = 1 /2/ /A/

^DC 120 ns

C L - 50 pP Opóźnienie sygnału

DBIN w z gl ę de m 02 = 1

/ 2 / /A/ 1DP 25 140 ns

Opóźnienie przejścia szyny danych w tryb w ej ś ciowy wz ględem 02 = 1

tDl tDP ns

Czas podtrz ym yw an ia danych podczas DBIN=1

i 01 = 1 tDSl 30 ns

Czas podtrzymywania danych podczas DBIN=1

i 02 * 0 tDS2 150 ns

Czas podtrzymywania danych podczas DBIN=1

i 02 = 1 / 1/ t DH / U ns

- 18 -

PARAMETRY CHARAKTERYSTYCZNE c . d .

1 2

4

O późnienie zmiany stanu sygnału INTE wz g lę de m

02 * 1 /2/ /4/ ^IE 200 ns C L= 50 pP

Czas p o dt r z ym yw an ia sy­

gnału READY podczas

02 - 1 tRS 12Ó ns

Czas podtr z ym yw an ia sy­

gnału HOLD podczas

02 a 0 tHS

1

140 ns

Czas podtrz y my wa ni a sy­

gnału INT podczas

02 * 1 h s 120

■

na Czas' p o dt rz ym yw a ni a sy­

gnałów READY i INT pod­

czas 02=0 i HOLD p od ­ czas 02 = 1

łH 0 ns

Opóźnienie wejścia szy­

ny adresowej i szyny danych w stan wysokiej impedancj.i względem 02 = 1 dla stanu w strzy m an i a

tPD 120 na

j ... ...i Czas podtrz y my w an ia __

adresu przed zmianą WR

na 0 / 2 / /4/ tAW /5/

1

CL » 100 pP dla w y p r o w a ­ dzeń szyny danych i szy­

ny a d r e s o w e j; C L = 50 pP dla wyjść WR HLDA i D B I N . Czns podtrzymywania

danych przed zmianą

W R na 0 /2/ /4/ *DW /6/

Czas podtrzymywania danych po zmianie

WR na 1 / 2/ /4/ ^WD

n ^/

Czas podtrzymywania adresu po zmianie

WR na 1 /2/ /4/ tWA

n /

O późnienie wejścia szy­

ny danych i szyny a d re ­ sowej w stan wysokiej inipedancji względem HLDA = 1 /2/ /4/

tHP /8/

- 19 -

PARAMETRY CHARAKTERYSTYCZNE c . d .

1 2 ___ 3 4 _ 5 6 ____ 2....

O późnienie w ej ścia szyny danych i szyny adresowej w stan w y ­ sokiej impedancj i w zg l ęd e m WR=1 /2//4/

tW P /9/ -

"s

wa runek ae str. 1G

Czas p o dt rzymywania adresu po DBIN = 1

podczas HLDA-1 /2//4/ tAH -20 no

Wy j aś ni en ia i uwagi do tabeli PARAMETRY C H ARAKTERYSTYCZNE / p k U It-9/ i r y su n k u 10 /pkt. 10-13/;

1 . ‘)ane y/e Jści owe pov/inny pojawić się podczas sygnału

50 „ ; dla t ng ^ 5 0 . Dr ^ ns-.

ns lub

t1)F * dla tr>0< ^0.'DF ns"

3* tC Y =: tD3 + tr02 + *02 + tf02 + t D2 + tr01 ^ 480 ns *

- 20 -

4* Typowa zmiana opóźnienia sygnałów wyjściowych

funkcji zmiany pojemności przybierze poataćjjak na rysunku 9 .

'Inc.

a cOl

»o o.

o

<J -100

Rys.

9. Typowa zmiana opóźnienia sygnałów wyjściowych w funkcji zmiany pojemności obciążenia

Zmiana ta dotyczy łączenia układu MCY 78B0 z układami o U IH “ 3,3 V:

a/ makayaalny czas narastania sygnału wyjściowego od 0 , 8 ^do 3,3 V jest równy 100 na przy C L » C apec»

b/ opóźnienie sygnału wyjściowego /mierzone do chwili osią­

gnięcia 3,0 V/ jest równe SPEC + 60 ns przy C T »

c/ jeżeli c jJ> C apec należy dodać 0,6 ns/pP;

C r < C oria„ należy odjąć od zmodyfikowanego opóźnienia

j Sp 8C

0,3 ns/pP.

5* * 2tCY ” *03 “ *r02 ” 140 ^{0 3 *}

6. tDW » tCy - tj^ - tr0 2 - 170 ns.

7 . Podczas trwania sygnału HLDA = tWA t^p$ podczas

HLDA t^D » ® tD ^ -f tr 02 ^{+ 10. na.}

# * tHP ■ *D3 +

“ 50 ns.

*WP " *D3 * *r02 ~ ^

10, Prztz ten okres dane muszą byd podtrzymywane podczas DBIN

i T3.

- . 2.1 ^-

•o0)

¡3p a<u

<u«

P .

CU

<u HG tío t-¡

MtX

•Hcí n o

‘<0

• <u o js '.0 tí o c- >j

>-< uV)

O rl

10 pí < r i r . ,.s;

a t*i (M« o

p °

£ tí(D

•Mtt) -O f-i

íM r4/!

■-.1MO O Oto

<y o O -J 5 tí W «J ti o o

S 3O '53tí rHG) r-3cá

(n

>>

c'.

3,15i 0,65

- 2?. -

11. Przez ten okres sygnał READY musi być podtr zy my wa ny p o d ­ czas T2 lub Tw .

12. Przez ten okres sygnał HOLD musi być podtrzymywany p o d ­ czas T2 lub przy w c h od ze ni u w stan wstrzy m an ia oraz p o dc za s T3, T4*, t5* i T,^ w stanie w strzymania / z e w n ę t r z ­

na synchronizacja nie jest wymagana/,

13. Przez ten okres sygnał INT musi być podtrzymywany p od ­ czas ostatniego taktu cyklu instrukcji , po którym r^a na s tąpić przerwanie /zewnętrzna synchronizacja nie jest wymagana/.

52 i O,1:

2,5 i 0,2

Rys. 11. Obudowa układu MCY 7BBON

- 23 -

LISTA INSTRUKCJI

Lista instrukcji m ik ro pr o c e so r a MCY 7880 zawiera n a st ęp uj ąc e r od z aj e instrukcji:

1/ Instrukcje p r ze sł ań /przesłania danych między rejestrami oraz m iędzy rejestrami a pamięcią/,

2/ Instrukcje arytmetyczne /dodawanie, odejmowanie, dekremen- tacja i inkrementacja danych zawartych w rejestrach lub pamięci/,

3/ Instrukcje logiczne /suma logiczna, iloczyn logiczny, r óż n i c a symetryczna, porównanie, przesunięcie cykliczne oraz n eg acja danych zawartych w rejestrach lub pamięci/, 4/ Instrukcje skoku /bezwarunkowe i warunkowe instrukcje

3koku, skoku do p odprogramu oraz powrotu z podprogramu/, 5/ Instrukcje pomocnicze /operacje na stosie, instrukcje

we/wy oraz instrukcje sterujące/.

Postać danych i instrukcji

Pamięć w sp ółpracująca z mikrop r oc es or em MCY 7880 jest z o rg a­

n i zo wa n a w komórki o długości 8 bitów /1 bajt/. Każdej ko­

m ó r c e jest p rz yp or ządkowany adres o długości 16 bitów.Postać danych binarnych umieszczonych w komórce pamięci oraz o z n a­

czenia poszczególnych bitów są następujące:

---- j---- 1----,----,----1---- 1---- 1 D7 D6 D5 D4 D3 D2 D1 DO

MS B LSB

Bit DO odpowiada najmłodszemu bitowi danej /LSB/, a bit D7 na j st ar sz em u /MSB/.

Instrukcje mogą mieć długość 1, 2 lub 3 bajtów. Kolejne bajty instrukcji w i el ob aj to wy ch zajmują kolejne komórki pamięci.

- -

•Adres instrukcji jest adresem pierwszego baj tu

----r... i— :— r — D7

— r--- 1---- r T .

DO kod o peracyjny Instrukcja jednobaj towa

i pierwszy

bajt

i 1 '■ .. >

D7

• i i i

DO kod operacyjny drugi

baj t

*.. "i... > r.- D7

i 1 i i

DO dane lub adres Instrukcja dwubaj towa

pierwszy bajt

~ "1 1 ' 1 D7

i . " i

DO kod operacyjny drugi

baj t

i i i

D7

i " "t— ' t— ■( -- DO !

y dane lub adrt-a trzeci

baj t

i > i D7

> i i

DO Instrukcj a trzybaj towa

Rodza.ie adresowania

M ik r op r oc e s o r MCY 7880 ma następujące rodzaje udretiowaniu:

1/ bezpośrednie:

- w przypadku adresowania pamięci adrea podawany jest w drugim i trzecim bajcie instrukcji,

- w przypadku adresowania rejestru wewnętrznego adres re­

jestru zawarty jest obok kodu instrukcji, w pierwszym bajcie instrukcji,

2/ pośrednie: w pierwszym bajcie instrukcji,oprócz kodu in­

strukcji, podawany jest adres pary rejestrów wewnętrznych, zawierających adres p a m i ę c i ,

3/ n a t y c h m i a s t o w e : dane zawarte są w drugim lub w drugim i trzecim bajcie instrukcji.

- 25 -

Instrukcję skoku maję następujące sposoby określania adresu instrukcji, do której ma być w yk onany skok:

1/ bezpośrednie: drugi i trzeci bajt instrukcji zawierajg adres /z wyjątkiem i n s t r u k c j i •R 5 T , drugi bajt zawiera młodsze bity adresu, a trzeci starsze/,

2/ pośrednie: instrukcja określa parę rejostrów, które z a ­ wierają adres /pierwszy rejestr pary zawiera starsze bity adresu, a drugi - młodsze/.

Instrukcja RST określa adres za pomocę liczby restartowej n /opis instrukcji str. 29/.

Wejostr flagowy

Podczas wykonywania pewnych instrukcji sę modyfikowane p o ­ szczególne bity rejestru flagowego. W opisie każdej instruk­

cji podano, które z bitów rejestru flagowego s<? modyfikowane.

Jeżeli nie zaznaczono inaczej, sposób modyfikacji i p o s z cz e ­ gólnych bitów jest następujęcy:

Bit zera Z: Deżeli wynik wykonania instrukcji przy-

Bit przeniesienia C Y : Oeźeli podczas wykonywania dodawania Bit znaku S:

Bit parzystości P;

biera wartość 0, wtedy Z jest ustawiany;

w przeciwnym przypadku Z jest znrowany.

Oeźeli najbardziej znaczęcy bit wyniku operacji ma wartość 1, wtedy 5 Jest ustawiany; w przeciwnym przypadku S jest zerowany.

Oeźeli suma modulo 2 wszystkich bitów wyniku operacji jest równa O, wtedy P jest ustawiany; w przeciwnym przypadku P jest zerowany.

ma miejsce przeniesienie z najbardziej znaczgcej pozycji lub podczas w y k o n y w a ­ nia odejmowania /porównywania/, po­

życzka dla najbardziej znacz^cj pozy-

- 26 r

Bit p r ze n ie s ie ni a p o mocniczego AC:

ej i - CY jest ustawiany; 'w p rzeciwnym p rz y pa d k u CY jest zerowany.

v-

Jeżeli podczas w ykonywania dodawania m a miejsce przeniesienie z pozycji

czwartej lub podczas wykonywania o de j­

m owania /porównania/ nia miejsce po­

życzka dla pozycji czwartej - AC jest ustawiany; w przeciwnym przypadku AC jest zerowany.

Oznaczenia Przy opisie a kumul at or - adr

dane dane 16 bajt 2 bajt 3 port

r, r1i, r2 DDD, SSS

instrukcji stosowane są następujące oznaczenia:

rejestr A,

adres 1 6-bitowy, dane 8-bitowe, dane 1 6^-bitowe,

drugi bajt instrukcji, trzeci bajt instrukcji,

6-bitowy rejestr buforowany ukh.iu w e / w y , jeden z rejestrów A , B , C ,D ,E ,H ,L,

3-bitowe oznaczenie jednego z rejestrów A,B,C, D , E, H ,L /DDD - rejestr, do którego dane są wpi- eywane; SSS - rejestr, z którego dane są p ob ie ­ rane/:

rP

DDD lub SSS rej estr

111 A

000 B

001 C

010 D

011 E

100 H

101 L

jedna z par rejestrów:

B - określa parę BC /B jest starazym

~ 27 -

pary, a C młodszym/,

D - określa parę DE /D jest śtarszym rejestrem pary, a E młodszym/,

H - określa parę HL /H jest starszym rejestrem pary, a L młodszym/,

SP - 1 6-bitowy w s kaźnik stosu,

RP - 2-bitowe oznaczenie jednej z par rejestrów

RP para rejestrów

00 BC

01 DE

10 HL

11 SP

rh - p ie rwszy /starszy/ rejestr pary, rl - drugi /młodszy/ rejestr pary, PC - 16- bitowy licznik rozkazów,

PCH - 8 starszych bitów licznika rozkazów, PCL - 8 młodszych bitów licznika rozkazów, SP - 16-bitowy wskaźnik stosu,

SPH - 8 starszych bitów wskaźnika stosu,.

S P L - 8 młodszych bitów wskaźnika stosu,

r m - m-ty bit rejestru r /tó =* 0,1...7, r, = MSB,j o f T^q * LSB/ j

2 , S ,P , C Y ,AC- bity rejestru flagowego:

Z - zera, S - znaku,

P - parzystości, CY - przeniesienia,

AC - przeniesienia pomocniczego, - zawartość komórki pamięci,

( ) - zawartość rejestru,

— -- - jest przepisywane,

A - iloczyn logiczny /AND/,

© - różnica symetryczna /EXCLUSIVE OR/, V - suma logiczna /OR/,

+ - s u m a ,

- różnica /w kodzie u zu pełnienia do 2 / »

* - iloczyn,

- w ymień zawartość,

- n e gacja logicsna np, A, n ~ liczba reotartowa /n - 0,1

UKN - liczba restartowa w kodzie binarnym

CCC - 3-bit owe o znaczenie warunku w y k o m m i a iiuH ruko.) i . W ar u nk i e m wykonania instrukcji może być cjtyn .jed­

nego z bitów rejestru flagowego:

CCC warunek

0 00 Z«0

001 Z«*1

010 cy*o

011 CY®1

100 p«0

101 P--1

110 3-0

111

3

MC i - i-ty cyk] maszynowy, i * 1 ,

Tj - j-ty takt cyklu m a s z y n o w e g o , j •* 1,;/,...,'. , Tz - takt w stanie zatrzymania,

(k) - liczba porzą d k o w a słowa statusu wg tub* ii 1 / s t r - 8/, k = 1 , 2 , , 1 0 .

Sposób oplñu

K ażda instrukcja jest opisana w e dług n a st ę p ującego

yon

1 0 3

I 4

5 6

7 8

I H

- 29 -

1-N a zw a ijmemoniczna instrukcji,

2 - Nazwa mnemon i cz na odpowiadającej instrukcji dla układu 8 0 80 A Intel /w nawiasach/,

3-Nazwa instrukcji /w nawiasach/

4 ~0pia symboliczny działania instrukcji, 5-0pis słowny działania instrukcji,

6-Postać instrukcji w pamięci,

7 -W y sz cz eg ól n ie ni e bitów, rejestru flagowego modyfikowanych p odczas w y ko ny wa ni a instrukcji,

8 -W ykres czasowy przebiegu wykony wa ni a instrukcji z u wz gl ę­

dnieniem wystaw ia ny c h słów statusu i minimalnej ilości taktów w poszcz eg ól ny ch cyklach maszynowych. Cykle maozy- nowe opuszczane w przypadku niespełnienia odpowiedniego wa r u nk u są z a k r e s k o w a n e ,

9-Ewentualne informacje dodatkowe.

Opis instrukcji

Inst

rulcc je przes lań

P RZ r1 , r2 /Ł10V r1 , r2/ /przepisz rejestr

/r1/-»— /r2/ do rejestru/

Zawartość rejestru r2 jest przepisywana do rejestru r 1 *

0 1

T--- 1--- D D D

i i

S S

Modyfikowane bity rejestru flagowego: -

T l T

MCI 77)

PHZ r, M /MOV r, M/

/r/-*-[y|//L/]

/przepisz pamięć do rej estru/

- 30

Zawartość komórki pamięci.o adresie u m ieszczonym w parze r ej e st r ó w H L jest p rzepisywana do rejestru r,

--1 — i ■

0 1 D D D 1 '1 0

Mo d y fi k o w an e bity rejestru flagowego:

mc i " t p _ . m r w . r ivicr'Tp~

u H E J M O

PRZ M, r /!»10V ii,

vf

[ /H//L/] — • - /r/ do pamięci/

Zawartość rejestru r jest przepisywana do komórki pamięci o adresie u m i e s z c z o n y m w parze rejestrów HL.

' r r r.. ■[... --- '! ... ...

0

1

Mo d yf ik ow an e bity rejestru flagowego:

„ i ; f c r r ^ n l T T - ^ _

i tjita y rrysz m

PRD r, dane /r/

/MVI r, data/

/ b a jt 2/

/przepisz dane do rej estru/

- 31 -

D rugi bajt instrukcji jest p r zepisywany do rejestru r.

0 0

• • • r

D D D i - 1 •

l

i ~r 1 1 0 dane

M o dy fi ko wa ne bity rejestru flagowego:

* PRD M, dane /MVI M, data/ /przepisz dane do

[ / H / l * / ] /bajt 2/ p a m i ę c i /

Drugi bajt instrukcji je3t przepisywany do komórki pamięci o adresie umieszczonym w parze rejestrów HL.

,— --- , r r 1--- 1— ~

0 0 1 1 0 1 1 0 dane

M od y fi ko wa ne bity rejestru flagowego; -

I (T) ■ ¥ c n s r MCD' ’755 ‘

¡ ' ^ ■ ■ ¡ ' T " r © w Tl |T21T3 Ti IT2 |T3

- 32 -

PPR rp.

16

rp,

16/ /wpisz

/rl/ - — /bajt 2/

Trzeci bajt instrukcji jest wpisywany do pierwszego r ejes­

tru pary rp. Drugi bajt instrukcji jest wpisywany do d rugie­

go rejestru pary rp.

■ i '■ ■ 0 0

---1-- R P

---1---1-- r ■ ■- 0 0 0 1 młodsze bity danych

starsze bity danych

Mo d yf ik ow an e bity rejestru flagowego:

■ ~T.rcrr tty~ ' UC2..

n

m

PDA adr /LDA addr/ /przepisz bezpośredni o

/ A / — [/bajt 3 //baj t

2/\

Zawartość komórki pamięci o adresie umieszczonym w drugim i trzecim bajcie instrukcji jest przepisywana do akumulatora.

r 'i ' "i

0 0 1 1

“ t.. T 1

■ 1 r 0 1 0 młodsze bity adr

starsze bity adr

- 33 -

modyfikowane bity rejestru flagowego:

PAP udr /STA addr/ /przepisz be/.po-

[/bejt 3//bajt 2/] — — /A/ średnio a ku m ul a ­ tor do pamięć i/

Zawartość akumulatora jest p rzepisywana do komórki pamięci o adresie umieszczonym w drugim i trzecim bajcie instrukcji.

' "i-- 1..'

0 0 1 1 I I

0

r i 0 1 0 młodsze bity adr

starsze bity adr

Mo dyfikowane bity rejestru flagowego: -

--- 1 L T ( T T ' T ;c ir -©'■ ' MC 3 (2T MC 4 T1 l 1'2 |i'3TM T1 IT2|T3 Ti lT2|T3 T f [ w T3

PPR adr /LHLD addr/ /przepisz pamięć do pary /L/ [/bajt 3//bajt 2/] rejestrów,/

/K/ — - [/bajt 3//bajt 2/ + i]

Zawartość komórki pamięci o adresie umieszczonym w drugim

7 A

i trzecim bajcie instrukcji je3t p r ze pi sy wa na do reje >tru L.

Z a w a r t o ś ć następnej komórki pamięci jest przepisyweri, do r e je st ru H.

1--- r — i-- 1 1--- 1—~ i--- 0 0 1 0 1 0 1 0

młodsze bity adr starsze bity adr

M od y f i ko w an e bity rejestru flagowego: -

. ¥CT "(Ty“ ' m k t-;©- ’ M C T T 5 J • MĆ/f v “ ■ 7FT1T^l T 3 m T1 T2 | T3 T1 ] 'i?. lTJ 0 fpr: IT.) Ti IT |: i

PRP adr /SliLD addr/ /przepisz bezpośrednie' L / b a j t 3 / / b a J t 2 / J * - /L, r e j e s t r ó w do pM i . i / [ / b a j t 3 / / b a j t 2 /+ 1_1 - / l ■/

Zawartość rejestru L jeat przepi s yw an a do komórki pamięci o adresie umieszczonym w drugim i trzecim bajcie instrukcji.

Zawartość rejestru H jeat przepisywani do następnej komórki pamięęi.

-- t---1--.r.- r---r* r— »-- 0 0 1 0 0 0 1 0

młodsze bity adr starsze bity adr

Modyfikowane bity rejestru flagowego: -

PDA? rp /LDAX rp/ /przepisz pośrednio pamięć do aku m u l a t o r a /

/A / -— [/rp/ J

Z a wa rtość komórki pamięci o adresie umieszczonym w parze rej est rp jest p rz episywana do akumulatora.

i2na wykorzystywać jedynie, pary rejestrów DC i DL'.

0 0 R P

i , -- , 1 0 1 0

ane bity rejestru flagowego: -

'iTCT

n e r

PAPP rp /STAX r p / /przepisz pośrednio akumulator

[/rp/] — /A/ do P ® ” 1! 1 /

Zawartość akumulatora jest przepisywana do komórki pamięci o adresie umieszczonym w parze rejestrów rp.

U w a g a ; m ożna wykorzystywać jedynie pary rejestrów BC i DE.

— i--- 1-- 1— 0 0 1 0

0 0

M o d y fik o w a n e b i t y r e j e s t r u fla g o w e g o s -

MC-i ( i ) mc ź D r "

flH |TŻ | E T

W PR /XCIIG/ /wymień parę rejest ró w/

/H/ — - /D/

/L/ — - /E/

Zawartość rejestrów H i L jest wymie n i an a z zawartością rejestrów D i E.

M odyfi ko wa ne bity rejestru flagowego: -

iuCI (TJ~

I n s t r u k c j e a r y t m e t y c z n e

DDJ r

r/ /dodaj rejestr do akumulatora/

/A/ --- /A/

+ /r/

Zawartość rejestru r jest dodawana do zawartości akumulatora.

Wynik zapisywany jest w akumulatorze.

- — y ,---1—— - 1- ---r r 1 0 0 0 0 S S S

Modyfikowane bity rejestru flagowego: Z, S, P, CY, AC

DI)J M /ADD M / /dodaj pamięć do akumula-

/A/ /A/ + [/H//L/J tora/

Zawartość komórki pamięci o adresie umieszczonym w parze rejestrów H L jest dodawana do zawartości akumulatora.

W yn i k zapisywany ject w akumulatorze.

1-- 1--- 1--- 1--- 1-- n-- 1 1 0 0 0 0 1 1 0

Modyf i ko wa ne bity rejestru flagowego: Z, S, P, C Y , AC

— 1 - c T T f '..

7Jrr | Ty- L; i

DDA dane /ADI data/ /dodaj dane do a k u m u l a t o n / /A/ -*■— /A/ + /bajt 2/

Drugi bajt instrukcji jest dodawany do zawartości akumuln.to­

ra. W y ni k jest zapisywany w akumulatorze.

M o d y fik o w a n e b i t y . r e j e s t r u fla g o w e g o : Z , S , i , CY, AC

m u) -Mc2 (ź)

T1 T1 | T 2 m

DZP r /ADC r/ /dodaj rejestr i przeniesienie /A/— /A/ + /r/ + /CY/ d0 akumulatora/

Zawartość rejestru r oraz bit CY rejestru flagowego są doda­

wane do zawartości akumulatora. Wynik

zapisywany w aku­

mulatorze.

t— r- ■ r — r

-- ! --

0 0 0 1 3 S S

Modyfikowane bity rejestru flagowego: Z, S, P, CY, AC

r — n c r i m p T T O T T 3 1 T r i ,

Pff? M_ /ADC M/ /dodaj pamięć i przeniesienie

r do akumulatora/

/A/-— /A/ + [/H//L/J+ /CY/

Eawartość komórki pamięci o adresie umieszczonym w parze rejestrów HL oraz bit CY rejestru flagowego są dodawane do

««wartości akumulatora. Wynik jest zapisywany w akumulatorze.

1---1 r— r r" i 1--- 1 0 0 0 1 1 1 0

„

K o d y fik o w a n e b i t y r e j e s t r u fla g o w e g o : Z , S , P , CY, AG

m c i ?ir MC2 (2);

TiIT2 |T3|T4 Ti | T2 i T3

DDP dane

/ACI

/A/ — /A/ +

+ /CY/

Drugi bajt instrukcji oraz bit CY rejestru flagowego aą d o d a ­ wane do zawartości akumulatora. Wynik jeflt zepisywany w a ku ­ mulatorze.

1 r— i 1— t— 1-- 1 1 1 0 0 1 1 1 0

dane

M o dy fi ko wa ne bitiy rejestru flagowego: Z, S, P, CY, AC

MC i (T) . (7T~

Ti IT2|T3 |T4 T1 IT2lT3

M D J r /SUB r/ /odejmij rejestr od a kumulatora/

/A/ — /A/ - /r/

Zawartość rejestru r jest odejmowana od zawartości a k umula­

tora. W y n i k jest z apisywany w akumulatorze.

---

1 — i-- ^ ■ ■ i ■■■'... r

1 0 0 1 0

s s

M o d yfik o w a n e b i t y r e j e s t r u fla g o w e g o : Z , S , P , C Y , AC

MDJ M_ /SUB M / /odejmij pamięć od akumul at or a/

/ A / — - / A / -

[/II//L/]

Zawartość komórki pamięci o adresie umies z cz on y m w parze rejestrów H L jest odejmowana od zawartości akumulator.;.

W y ni k jest z apisywany w a k u m u l a t o r z e . 1^---1^---1^---1.... ... r---1--- f---

1 0 0 1 0 1 1 0

M o d y f i k o wa n e bity rejestru flagowego; Z , .3, P, CY, AC

" :.;r.

Tj l V. tV

M D A dane /SUi data/ /odejmij dane od akumul a to ra / /A/ --- /A/ - /bajt 2/

Drugi bajt instrukcji jest odejmowany od zawartości a k um u la ­ tora. W y n i k jest zapisywany w akumulatorze.

1— — i— —i 1--- 1— — i 1--- 1 1 0 1 0 1 1 0

dane

- 41 -

M o d yfik o w a n e b i t y r e j e s t r u flag o w .eg o : Z , S , P , CY, AC

... m ' ~ 6 Y

T1 IT2 IT3IT4 T1 | T 2 | T3

M ZP r /SBB r/ /odejmij rejestr i pożyczkę od akumulatora/

/A/ — /A/ - /r/ - /CY/

Zawartość rejestru r oraz bit CY rejestru flagowego są o de j­

mowane od zawartości akumulatora. Wynik jeat zapisywany w a k u m u l a t o r z e .

! -] 1 1--- 1 0 0 1 1

M odyfi ko wa ne bity rejestru flagowego: Z, S, P, C Y , AC

MCI (T) 'JM T2 T3 T/ł

M Z P M /SBB M / /odejmij pamięć i pożyczkę od a k u­

m ul a tora/

/ A / — /A/ - [/H//L/] - /CY/

Zawartość komórki pamięci o adresie umieszczonym w parze re­

jestrów K L oraz bit CY rejestru flagowego są odejmov. ine od zawartości akumulatora. W y n i k jest zapisywany w akumulatorze.

1 1 1 1 1 1---1—

1 0 0 1 1 1 1 0

— 4 ii •*

M o d y fik o w a n e b i t y r e j e s t r u fla g o w e g o ^

Z 9

r r r p r r r r

M D P

dane /SBI data/ - /odejmij dane i pożyczkę

o d

akumulatora/

/ A / - — /A/ » /bajt

- /CY/

Drugi bajt instrukcji ores bit CY rejestru flagow-ego są odejmowane od zawartości akumulatora«

jest zapisywany w akumulatorze»

-y-—

1 1 0 1 1 1 1 0

dane

Modyfikowane bity rejestru flagowego;

S , F, CY, AC

i .

ZWK.

/INR

/zwięka*

/r/ /r/ -s- 1

Zawartość rejestru r jsst zwięks za na o 1 9

r*— •*"—

0 0 1 0 0

- 43 -

M o d yfik o w a n e b i t y r e j e s t r u fla g o w e g o : Z , S , P , AC

I M M

Z WK M /INR U / /zwiększ p a mi ę d /

[ / H / / l | — [ / H / / L / ] ♦ 1

Zawartość

komórki pamięci o adresie umieszczonym w. parze

HL jest

o 1.

—— i-- 1--- 1---1--- 1---1--- 1 0 0 1 ' 1 0 1 0 0

Modyfikowane bity rejestru flagowego: Z, S, P, AC

■■■■ ■m (tt MCS (2] MG? W \ T1|T2|T3|T4 T1 | 'JPŻ I M T1|T2IT3 I

ZMN

r /DCR r/ /zmniejsz rejestr/

/ r / — /r/ - 1

fcawartośó rejestru r jest zmniejszana o 1.

---r-— --- ,---,--- ■ — i---1 — 0 0 D D U 1 0 1

Modyfikowane bity rejestru flagowego* Z , S, P t AC

- 44 -

m c i ni

T1 I T2 |T3 fTVj T*i

ZMN M /DCR M / /zmniejsz pa m i ę ć / [/H//L/J — [/H//L/] - 1

Zawartość komórki p am ię ci o adresie umiesz c zo ny m w parze rejestrów H L jeat z mniejszana o 1,

— i--- 1-- r— f---s 1--- 1— 0 0 1 1 0 1 0 1

M o dy f ik o wa n e bity rejestru flagowego: Z, S, P, AC

• t r c i n r MC 2 ( 2 )

] T 4 T i | i ’2 1 T 3

wmm"

ZWP rp /lira r p/ /zwiększ parę rejest ró w/

/rh//rl/ — — /rh//rl/ + 1

Zawartość pary rejestrów rp jest zwiększana o 1.

— r - 1--- ■ ~r -r -i--- 0 0 R ł> 0 0 1 1

M od y f ik o w a ne bity rejestru flagowego* -

- fóCi M Y -

i ~ r r r i i T i ¥ T O 5

-

45

ZM P rp /DCX rp/ /zmniejsz parę rejest r ów / / r h / / r l / — — /rh‘//rl/ ~ 1

Zawartość p a r y rejestrów, rp jest zmniejszana o 1.

0 0 R P 1 C 1

M od y fi ko wa ne bity rejestru flagowego: -

W | T 2 TTTjTAl T 3 ~ |

r.fC T~ (TT 1

DPR rp /DAD rp/ /dodaj parę rejestrów/

/H//L/ — /H//L/ + /rh//rl/

Zawartość p ar y rejestrów rp jest dodawana do zawartości pary rejestrów HL. W y n i k jest zapisywany w parze rejestrów UL- Uwaga.: bit CY rejestru flagowego jest ustawiany, gdy wystąpi przeniesienie z najstarszego bitu rejestru H,

0 0 • R P 1 0 O 1

M o dy f ik o w a ne bity rejestru flagowego: CY